FIR數(shù)字濾波器設(shè)計(jì) - 基于VerilogHDL語言的FIR數(shù)字濾波器設(shè)計(jì)與實(shí)現(xiàn)

　　目前FIR 濾波器的實(shí)現(xiàn)方法有三種： 利用單片通用數(shù)字濾波器集成電路、DSP 器件和可編程邏輯器件實(shí)現(xiàn)。單片通用數(shù)字濾波器使用方便， 但由于字長和階數(shù)的規(guī)格較少， 不能完全滿足實(shí)際需要。使用DSP 器件實(shí)現(xiàn)雖然簡單， 但由于程序順序執(zhí)行， 執(zhí)行速度必然不快。FPGA/CPLD 有著規(guī)整的內(nèi)部邏輯陣列和豐富的連線資源， 特別適合于數(shù)字信號處理任務(wù)， 相對于串行運(yùn)算為主導(dǎo)的通用DSP 芯片來說， 其并行性和可擴(kuò)展性更好。但長期以來， FPGA/CPLD 一直被用于系統(tǒng)邏輯或時(shí)序控制上， 很少有信號處理方面的應(yīng)用， 其原因主要是因?yàn)樵贔PGA/CPLD 中缺乏實(shí)現(xiàn)乘法運(yùn)算的有效結(jié)構(gòu)。

　　現(xiàn)在的FPGA 產(chǎn)品已經(jīng)能夠完全勝任這種任務(wù)了。其中Altera公司的Stratix 系列產(chǎn)品采用1.5V 內(nèi)核， 0.13um 全銅工藝制造， 它除了具有以前Altera FPGA 芯片的所有特性外， 還有如下特點(diǎn)： 芯片內(nèi)有三種RAM 塊， 即512bit 容量的小RAM（M512） 、4KB 容量的標(biāo)準(zhǔn)RAM（M4K） 、512KB 的大容量RAM（MegaRAM） 。內(nèi)嵌硬件乘法器和乘加結(jié)構(gòu)的DSP 塊， 適于實(shí)現(xiàn)高速信號處理; 采用全新的布線結(jié)構(gòu)， 分為三種長度的行列布線， 在保證延時(shí)可預(yù)測的同時(shí)增加布線的靈活性; 增加片內(nèi)終端匹配電阻， 提高信號完整性， 簡化PCB 布線; 同時(shí)具有時(shí)鐘管理和鎖相環(huán)能力。

　　FIR 濾波器的Verilog HDL 設(shè)計(jì)實(shí)例

　　1、設(shè)計(jì)意圖

　　本例主要是在Stratix 器件內(nèi)實(shí)現(xiàn)基本有限脈沖響應(yīng)濾波器。

　　FIR 的基本結(jié)構(gòu)包括一系列的乘法和加法。FIR 的運(yùn)算可用式（ 1） 的方程描述， 現(xiàn)重寫如下：

　　x（n）表示輸入樣本序列， h（n）代表濾波器的系數(shù)， L 是抽頭的數(shù)量。

　　一個(gè)L=8 的FIR 設(shè)計(jì)如圖2， 利用了輸入的8 個(gè)樣本。因此稱之為8 抽頭濾波器。該結(jié)構(gòu)是有一個(gè)移位寄存器， 乘法器和加法器組成的， 可實(shí)現(xiàn)L=8 階的FIR。其數(shù)據(jù)通道必須足夠?qū)挘?以適應(yīng)乘法器和加法器的輸出。這些采樣值被編碼為有限

　　字長的形式， 然后通過M個(gè)寄存器并行移動(dòng)?？梢娪靡粋€(gè)MAC級連鏈就可以構(gòu)成這種機(jī)器。每個(gè)寄存器提供一個(gè)單位樣本內(nèi)延遲。這些延遲輸入與各自的系數(shù)相乘， 然后疊加得到輸出。圖2 所示為基于MAC 的8 階FIR 數(shù)字濾波器結(jié)構(gòu)。

　　在該設(shè)計(jì)中有八個(gè)抽頭， 各抽頭有18 位輸入和濾波器系數(shù)。由于一個(gè)DSP 塊可以支持4 個(gè)18 位輸入的分支， 所以設(shè)計(jì)需要2 個(gè)DSP 塊。輸入數(shù)據(jù)串行加載到DSP 塊中， DSP 內(nèi)部的移入/移出寄存器鏈用于產(chǎn)生延遲。濾波器系數(shù)從TriMatrix（tm）的ROM存儲(chǔ)器中加載。