時序轉(zhuǎn)換及信號采集 - 基于FPGA的雙備份多路數(shù)據(jù)采集存儲系統(tǒng)的設(shè)計與實現(xiàn)

　　圖5的數(shù)據(jù)轉(zhuǎn)換過程：A/D轉(zhuǎn)換器的數(shù)據(jù)采集是從Convst信號下降沿開始，Convst下降沿啟動對n-1通道的采樣轉(zhuǎn)換， 進入轉(zhuǎn)換進程后，通道地址信號a和p根據(jù)幀計數(shù)切換到采集通道n， 在等待足夠的轉(zhuǎn)換時間t4后，AD7667在byte高電平的控制下從AD［7:0］輸出n-1通道高8位的轉(zhuǎn)換數(shù)據(jù)，高8位數(shù)據(jù)在寫時鐘Wrclk的控制下，以足夠的時間傳輸給緩存器，AD7667在byte低電平的控制下從AD［7:0］輸出n-1通道低8位的轉(zhuǎn)換數(shù)據(jù)，低8位數(shù)據(jù)在寫時鐘Wrclk的控制下，以足夠的時間傳輸給緩存器，并在傳輸?shù)耐瑫r進入n通道的采集過程，此時n通道信號在經(jīng)過了時間t3后，已經(jīng)達到穩(wěn)定的電平。

　　在采集的過程中測得的Convst信號波形與運放的輸出波形如圖6 （a）、（b）所示。

　　圖6 （a）、（b）中，CH1通道為Convst信號，頻率約為250 MHz（采樣周期4 μs），CH2通道為運放輸出信號。 圖6（c）、（d）分別為用LM224和LF247作為運放時采集數(shù)據(jù)的回放波形。從圖6 （a）、（b）可以看出，在開關(guān)切換的過程中，運算放大器輸出的信號存在劇烈抖動。圖6（a）中測得的是用LM224作為濾波跟隨器（SR為0.3 V/？滋s）的輸出信號，此濾波放大器的輸出抖動直到ADC采樣前還未穩(wěn)定，導(dǎo)致采集到的數(shù)據(jù)波形出現(xiàn)嚴(yán)重失真，如圖6（c）所示；在圖6（b）中的豎線處，運放的輸出也存在一定的抖動，然而，由于濾波運放采用LF247（該運放的SR為16 V/？滋s），其輸出在ADC采樣前已經(jīng)穩(wěn)定到極高的精度，所以用該運放作為濾波跟隨器采集到的數(shù)據(jù)波形非常準(zhǔn)確，如圖6（d）所示。

　　由此可以看出，與傳統(tǒng)的流水線順序相比較，由于硬件描述語言VHDL進程之間具有并發(fā)特性（進程（1）與進程（2）的并發(fā)性），這樣就必然節(jié)省了通道切換、采樣和保持的時間，同時結(jié)合硬件，選擇合適的運放，即可保證ADC轉(zhuǎn)換之前轉(zhuǎn)換通道信號的穩(wěn)定，這就解決了通道串?dāng)_問題。