說不清道不明的“幽靈”現象 - 設計教訓如何成就稱職的FPGA資深工程師？

　　于是在實際調試中，出現了很多說不清道不明的“幽靈”現象。通常斷電較長時間后若給芯片供電，第一次沒反應，第二次通常就起來了，然后不停的上下電，一般也都能夠起來，我們笑稱“是不是這個芯片要充電啊”。但是從始至終居然有那么一個樣機（一共有四套）非常堅挺的從來不出這個癥狀。開始我們一直懷疑是芯片廠商提供的所謂“工程樣片”有貓膩，但是隨著調試不斷的深入，工程代碼改進后不斷產生新的編譯結果，有些工程的邏輯編譯居然無論如何都無法讓工程跑起來，對比前后能跑和不能跑的工程，改動的地方確認是一些無關緊要的邏輯。

　　和FAE談到這些比較怪異的癥狀，并且我們也聊到了軟件是從FLASH加載的，聊到了它們的時鐘頻率，FAE給了我一些啟發(fā)和靈感。于是深入的去解析那份“舶來品”，發(fā)現了CPU讀寫代碼接口中的等待信號非?？赡芫褪亲锟準?。

　　我們做了一個假設，比如CPU以100MHz在跑，FLASH操作是20MHz。CPU需要每若干個時鐘周期執(zhí)行一次軟件代碼讀操作，FLASH要響應這樣一次操作要慢很多，因此FLASH就是通過wait信號來拖長CPU的操作時間，以保證完成這樣的一次讀操作。那么wait信號是由FLASH的時鐘產生的，它會比CPU的時鐘慢很多。

　　存在那么一種情況，當CPU執(zhí)行第一個讀操作時，好不容易等到了FLASH模塊的wait信號，然后發(fā)出第二次的讀操作，而此時由于這個wait信號保持的時間還未結束，那么CPU誤以為是給它的wait信號了，所以接著往下走了。如此一來，軟件就大亂了。

　　這般推測后，特權同學適時的對這個wait信號的產生邏輯做了一些處理，同時也明確的對此處的時鐘進行了約束，此后經過恩天的驗證果然不再有芯片在上電后無法運行的情況了。

　　我們在碰到問題的時候，最主要的是要了解全面的分析方法，在FPGA設計方面，這些分析方法尤其重要。特權同學認為，在FPGA開發(fā)過程中，不遇到問題是不可能的，時序問題的分析定位往往也是難上加難。很

　　多時候在調試后期，特別是板級調試階段，一個bug的出現，可能涉及FPGA內部的邏輯功能性錯誤或時序錯誤，也可能涉及到FPGA的硬件板級電路，如供電電路、外部芯片等的錯誤，這些錯綜復雜的情況往往讓調試者暈頭轉向。

　　而在應對這些問題時，以筆者的經驗，首先要定位好問題所在，就要采取排除法，獨立各個模塊，先縮小問題的范圍。接著有針對性的進行具體問題的排查，直到找著問題的根本原因。當然了，有時候某些問題可能不是單一故障引發(fā)的，或許有多種因素，這時候就要多從理論進行分析，多做試驗進一步排查了?？傊?，這是一項很鍛煉人的工作，很多工作也是建立在過往經驗的基礎上進行的。

　　所以，作為一個工程師，筆者非常推崇大家從一開始就養(yǎng)成較真的習慣，遇到問題就一定要弄明白，并且將所遇到的問題落實到筆頭，以報告的形式記錄下來，當然不只是拿這樣的報告去邀功請賞而已，更多的是借助報告撰寫的過程提高自身的知識儲備，畢竟每一個論點和論據的支撐都需要涉及大量的理論知識。

　　到現在，現在大家對特權同學的這種FPGA思維和經驗很敬仰吧。但誰也不是一蹴而就的，下面我們就讓特權同學這個先行者給我們這些后來者分享相關經驗。

　　他認為電子技術的發(fā)展日新月異，若想成為一個稱職的FPGA工程師，保持一顆謙卑的心態(tài)非常重要。

　　筆者記憶中對一位小學老師的畢業(yè)留言印象深刻，那便是“學習學習再學習”這句讓人終身受用的良言。筆者在電子發(fā)燒友的FPGA在線講座中曾引述過一位業(yè)內前輩對FPGA發(fā)展的三個階段劃分，即入門階段、進階階段和從業(yè)階段。每個階段都是一個學習的過程，甚至在從業(yè)階段更是如此，面對紛繁復雜的設計和調試局面，如果沒有很強的再學習欲望和能力，有時真的很難招架應對。

　　在入門階段和進階階段，掌握了FPGA設計的各種基本技能，在工程實踐中便應該盡可能的遵循規(guī)范的開發(fā)流程，不要投機取巧甚至“偷工減料”，只有嚴謹認真的面對每一個設計項目，才可能高效、出色的完成任務。而這種嚴謹認真的態(tài)度，從一開始就應該養(yǎng)成。俗話說“習慣決定性格，性格決定命運”，筆者想說的其實也是這樣一個淺顯的道理。

　　不知道大家對這期的技術文章了解如何，作為小編的我，可從吳老師身上學到了很多。希望能夠給電子工程師提供設計參考價值。