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隨著數(shù)字電子技術(shù)的發(fā)展，數(shù)字電路已由早期的分立元件逐漸發(fā)展成集成電路，對電路設(shè)計的要求越來越高。尤其是可編程邏輯器件的出現(xiàn)，使得以硬件為載體、以計算機軟件為開發(fā)環(huán)境的現(xiàn)代數(shù)字系統(tǒng)的設(shè)計方法日趨成熟。可編程邏輯器件設(shè)計靈活、功能強大、可在線修改、效率高等優(yōu)點深受廣大電子設(shè)計人員青睞。目前，大多數(shù)現(xiàn)場可編程邏輯陣列（ FPGA）芯片是電壓敏感型芯片，基于可重構(gòu)CMOS-SRAM單元結(jié)構(gòu)，數(shù)據(jù)具有易失性，工作在低電壓狀態(tài)，易受干擾，尤其在工控、軍用場合，外界電磁環(huán)境惡劣，電路耦合、空間輻射的雜波脈沖均會對FPGA工作的穩(wěn)定性產(chǎn)生影響。
干擾脈沖和毛刺信號是影響FPGA穩(wěn)定工作的主要因素，為了保證輸入信號每變化一次，電路只做出一次正確的響應(yīng)，必須對輸入信號進(jìn)行濾波處理。要實現(xiàn)信號濾波可以采用硬件濾波和軟件濾波兩種方法。與硬件濾波相比，軟件濾波不需要硬件電路的支持，從而可以減少元器件的使用，降低成本，更重要的是軟件濾波更易于修改，所以常采用軟件濾波的方法來實現(xiàn)電路中的信號濾波問題。通過VHDL語言編程實現(xiàn)信號濾波功能，介紹了延時濾波法和判決濾波法，并通過實驗證明了上述兩種濾波方法的可靠性。
1延時濾波
延時濾波法的濾波原理是對輸入信號的脈沖寬度進(jìn)行鑒別，對那些與真實信號的寬度相差很大的干擾信號進(jìn)行有效的抑制。具體的實現(xiàn)流程為在檢測到輸入信號的狀態(tài)發(fā)生變化后，延時一段時間T，脈沖寬度小于延時時間T的輸入信號被認(rèn)為是干擾信號，將其濾除；脈沖寬度大于延時時間T的輸入信號則被認(rèn)為是真實信號，將其輸出。針對不同脈沖寬度的干擾信號，可以通過設(shè)置不同的參數(shù)來實現(xiàn)相應(yīng)的信號延時，從而達(dá)到有效濾波的目的。
1. 1延時時間T的確定
延時時間T取決干擾信號的脈沖寬度T‘。延時時間T太短（ T＜T’），濾波不完整，脈沖寬度大于T的干擾信號仍然會造成電路的誤動作；延時時間T太長（ T＞＞T‘），會造成資源的浪費，降低電路的工作效率。
這里以某型號的扭子開關(guān)輸入信號為例來介紹如何確定延時時間T.由于扭子開關(guān)的機械觸點存在彈性作用，當(dāng)撥動開關(guān)時，都不可避免地要在觸點閉合及斷開的瞬間產(chǎn)生一連串的抖動。為了能夠更準(zhǔn)確地估測撥動開關(guān)時產(chǎn)生的干擾脈沖寬度T‘，可以用示波器對開關(guān)信號進(jìn)行多次測量，經(jīng)測量發(fā)現(xiàn)這種扭子開關(guān)信號的抖動時間不會超過1.5ms.圖1為沒有經(jīng)過濾波處理的開關(guān)信號波形。
圖1中，橫坐標(biāo)表示時間，每格代表50μs，縱坐標(biāo)表示電壓，每格表示1 V.從圖中可以明顯看出，在開關(guān)信號達(dá)到穩(wěn)定狀態(tài)之前，有一連串的抖動，抖動時間不到1. 5 ms.這里根據(jù)實際情況，確定延時時間T = 2 ms.
1. 2延時濾波程序設(shè)計
延時濾波程序采用一個計數(shù)器來實現(xiàn)，計數(shù)器的模值N取決于延時時間T和采樣時鐘CLK的周期TCLK.若計數(shù)器的初始值為0時，則N = T /TCLK－1.圖2為編寫延時濾波程序的流程圖。
圖1未經(jīng)過濾波處理的開關(guān)信號
圖2延遲濾波程序流程圖
當(dāng)檢測到開關(guān)信號的狀態(tài)發(fā)生變化時（這里以由‘0’變到‘1’為例），計數(shù)器開始計時，當(dāng)計數(shù)器的計數(shù)值計到N時，如果開關(guān)信號仍保持為變化之后的狀態(tài)‘1’，則輸出‘1’，否則，認(rèn)為這是一個干擾脈沖，將其濾除。
當(dāng)采樣時鐘的頻率為5 kHz時，TCLK = 0. 2 ms，要實現(xiàn)2 ms的延時時間，若計數(shù)器初始值為0，那么計數(shù)器模值N = 9.具體的VHDL語言程序進(jìn)程如下：
1. 3延時濾波程序仿真
分別將開關(guān)信號din設(shè)置成理想信號和抖動信號，利用QuartusⅡ8. 0軟件進(jìn)行仿真，圖3和圖4分別為理想信號和抖動信號的延時濾波仿真波形圖。
圖3理想開關(guān)信號延時濾波仿真波形
圖4抖動開關(guān)信號延時濾波仿真波形
圖中clk為采樣時鐘，glrn為復(fù)位信號，din為開關(guān)輸入信號，dout為延時濾波輸出信號。從圖3可以看出，從開關(guān)信號發(fā)生變化到輸出發(fā)生變化的時間延時為2 ms，從圖4中可以看出，此延時濾波程序有效消除了扭子開關(guān)的抖動干擾，驗證了其理論可行性。
1. 4延時濾波程序?qū)嶋H驗證
為了驗證此延時濾波程序的實際濾波效果，將其下載到Xilinx公司的Spartan3系列FPGA芯片XC3S400中，用示波器多次測量經(jīng)過濾波后的開關(guān)信號，得到圖5所示的輸出信號波形。圖5中，橫坐標(biāo)表示時間，每格代表10μs，縱坐標(biāo)表示電壓，每格表示1 V.從圖5可以看出，經(jīng)過濾波后的開關(guān)信號不再有抖動現(xiàn)象，此延時濾波程序的實際可靠性得到驗證。
圖5延時濾波后的輸出信號波形
1. 5延時濾波程序資源占用率
在電子電路的設(shè)計中，F(xiàn)PGA的資源占用率是我們應(yīng)該考慮的一個重要問題。如果FPGA的資源占用率太大，會加重FPGA的負(fù)擔(dān)，影響整個電路的運行速度。表1為延時濾波程序在XC3S400芯片中的資源占用情況。
表1延時濾波程序的資源占用情況
1. 6延時濾波的特點
延時濾波比較適合對脈沖寬度已知的干擾信號進(jìn)行濾波，這樣可以更準(zhǔn)確地確定延時時間，既不會因為延時時間太短而導(dǎo)致濾波不理想，又不會因為延時時間過長而導(dǎo)致資源浪費。而且，延時程序不僅可以有效地消除開關(guān)類信號的抖動，還可以濾去干擾、噪音等其他尖峰波，抗干擾強，可靠性高。
如果電路中存在多路輸入信號時，當(dāng)檢測到任意一路輸入信號狀態(tài)發(fā)生變化時即執(zhí)行延時程序，在執(zhí)行延時程序的過程中將檢測不到其他輸入狀態(tài)的變化，所以能夠識別的動作間隔不可能小于延時時間T，特別是當(dāng)多路輸入信號的狀態(tài)集中在短時間內(nèi)變化時，電路的性能會嚴(yán)重下降。并且，由于頻繁執(zhí)行延時程序，會影響系統(tǒng)的效率和實時性。
2判決濾波
判決濾波是一種基于概率統(tǒng)計的濾波方法。在采樣時鐘CLK的控制下，每隔時間t對開關(guān)信號進(jìn)行一次采樣，并對時間T0內(nèi)采集到的n個采樣值進(jìn)行判斷（ n = T0 /t），如果這n個采樣值中高電平‘1’的個數(shù)百分比大于X，則輸出高電平；相反，如果低電平‘0’的個數(shù)百分比大于X，則輸出低電平。
采用一個n位寄存器來實現(xiàn)判決濾波，寄存器各個位的值依次為采樣得到的n個采樣值。寄存器的模型如圖6所示。
圖6寄存器模型
在圖6中，n個格子分別代表寄存器的n個位，寄存器左側(cè)的數(shù)據(jù)為已經(jīng)處理過的數(shù)據(jù)，寄存器內(nèi)的n個數(shù)據(jù)為正在處理的數(shù)據(jù)，寄存器右側(cè)的數(shù)據(jù)為即將處理的數(shù)據(jù)。每過一個采樣時間間隔t，數(shù)據(jù)依次向高位滑動一位，最低位賦值為輸入信號當(dāng)前的狀態(tài)值。
如上述過程，寄存器內(nèi)的數(shù)據(jù)在不斷地更新，數(shù)據(jù)每滑動一次，即對n個采樣值進(jìn)行一次判斷，從而達(dá)到濾波的目的。由于干擾脈沖的隨機性，采到高電平和低電平的概率是相等的，所以，作為判斷依據(jù)的百分比X不能小于50%.在實際應(yīng)用中，為了使濾波更可靠，X的取值一般都大于50%.
2. 1判決濾波程序設(shè)計
本設(shè)計采用一個9位寄存器（ n = 9），每次判斷時只要‘1’的個數(shù)大于或等于5，則濾波輸出‘1’，否則輸出‘0’（ X = 5 /9）。圖7為判決濾波程序的流程圖。
圖7判決濾波程序流程圖
主要的程序進(jìn)程如下：
3 結(jié)論
實驗證明延時濾波和判決濾波均能達(dá)到很好的濾波效果，在電路的設(shè)計過程中，可以根據(jù)干擾信號的類型選擇合適的濾波方法。在實時性要求不是很高、干擾信號脈沖寬度可估測的電路中，可以采用延時濾波法，既節(jié)省資源又能有效濾除干擾信號; 在實時性要求比較高、運行速度比較快、干擾信號脈沖寬度很窄的電路中，可以采用判決濾波法，既能有效濾波又能保證電路的效率。
工商網(wǎng)監(jiān)
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