Xilinx DDR3控制器接口帶寬利用率測試（四

五.相同Bank同一行讀寫切換測試

描述：在此項測試中，發(fā)起四次讀寫訪問，其中讀寫操作分別間隔開，四次讀寫操作訪問的地址都是同一個，由此觀察讀寫切換引入的帶寬開銷。由圖可見，在執(zhí)行完一次讀/寫操作后，即使下一次寫/讀操作的地址不變，也不能立即執(zhí)行下一個命令，必須等待一段時間。經(jīng)測量，發(fā)現(xiàn)在連續(xù)的讀寫切換過程中，一組讀寫操作所需總時間為8000ps+23508ps+8000ps+40492ps=80ns，其中有效時間為16ns，帶寬利用率為20%。

圖6 相同Bank同一行讀寫切換時序圖

六.相同Bank不同行讀寫切換測試

描述：在此項測試中，發(fā)起四次讀寫訪問，其中讀寫操作分別間隔開，四次讀寫操作訪問的地址在相同Bank的不同行，由此觀察讀寫切換引入的帶寬開銷。由圖可見，由于讀寫切換以及行切換，在連續(xù)的讀寫切換過程中，一組讀寫操作所需總時間為8000ps+35508ps+8000ps+76492ps=128ns，其中有效時間為16ns，帶寬利用率為12.5%。

圖7 相同Bank不同行讀寫切換時序圖

七.結(jié)論

經(jīng)過上面若干測試項的驗證，可以發(fā)現(xiàn)：Xilinx的DDR3控制器結(jié)合DDR3芯片對于按地址連續(xù)存儲，效率還是比較高的，基本上可以達到95%以上（一些零散的開銷未詳細計算，故取5%作為這些開銷的總和）。但Xilinx的DDR3控制器對DDR3的隨機地址存取效率比較低。對于一些查表應用，由于查表地址是隨機的，DDR3的存取效率是很低的。

造成隨機存取效率較低的原因主要有：1.同Bank行切換；2.同時打開的Bank數(shù)只能是4個；3.讀寫切換。

隨機存取DDR3帶寬利用率基本維持在11.8%-40%之間。

八.解決辦法

1.將Xilinx的DDR3控制器的同時能打開的bank數(shù)改為8；

2.調(diào)整DDR3訪問（讀或?qū)懀┑捻樞?，避免同Bank行切換以及讀寫切換。