Nexys3學(xué)習(xí)手記6：ClockingWizard探秘

這一節(jié)，我們首先會(huì)來(lái)了解下Nexys3上的主角兒XC6SLX16（Spartan-6家族）的時(shí)鐘資源，當(dāng)然不會(huì)照搬ug382.pdf（建議大家去瀏覽一遍）的內(nèi)容湊篇幅，但身為“菜鳥(niǎo)”的特權(quán)同學(xué)也只能夠蜻蜓點(diǎn)水般和大家簡(jiǎn)單說(shuō)個(gè)大概。當(dāng)然了，最重要的也是咱們這些實(shí)干家們最擅長(zhǎng)的就是要教會(huì)大家如何快速的例化一個(gè)可以立即使用的Clocking Wizard IP。

首先我們需要有點(diǎn)理論依托，那么好好讀讀ug382是個(gè)不錯(cuò)的選擇。其中提到的幾個(gè)概念是我們需要區(qū)分清楚的，對(duì)應(yīng)文檔中的三個(gè)章節(jié)提到了三組概念，即Clock Resources、Clock Management Technology和Phase-Locked Loops。單從字意上理解，Clock Resources即時(shí)鐘資源，從廣義上來(lái)講，時(shí)鐘資源不僅包括了文檔中重點(diǎn)闡述的器件內(nèi)部時(shí)鐘專用的布線資源、IO資源和buffer資源，也包括了后面兩章所提到的CMT block（Clock Management Tiles）中包含的DCM（Digital Clock Managers）和PLL（Phase-Locked Loops）。一個(gè)CMT block包括了兩個(gè)DCM和一個(gè)PLL，通常Spartan-6器件中都有數(shù)個(gè)CMT block。DCM是基于DLL的時(shí)鐘管理單元，即用數(shù)字方式實(shí)現(xiàn)時(shí)鐘頻率的倍頻、分頻或相移輸出，有較大的局限性。早期的Xilinx器件中大都是基于DLL或DCM技術(shù)進(jìn)行時(shí)鐘管理，而Spartan-6器件則在此基礎(chǔ)上引入了PLL（鎖相環(huán)），基于PLL的模擬時(shí)鐘管理方式顯然要靈活方便許多。PLL的配置使用也很簡(jiǎn)單，只要在ISE中添加Clocking Wizard的IP核并進(jìn)行GUI配置，最后例化到工程源碼中即可。????????

在第一個(gè)工程的基礎(chǔ)上，我們添加一個(gè)Clocking Wizard的IP核。菜單欄上點(diǎn)擊ProjectàNew Source…，彈出如圖1所示的Wizard中，選擇source type為IP(CORE Generator & Architecture Wizard)，F(xiàn)ile name輸入myclocking，然后點(diǎn)擊Next。

稍等片刻，當(dāng)IP目錄出現(xiàn)的時(shí)候，選擇FPGA Features and DesignàClockingàClocking Wizard，如圖2所示，接著點(diǎn)擊Next，再點(diǎn)擊Finish等待Clocking Wizard配置頁(yè)面出現(xiàn)。

Clocking Wizard配置頁(yè)面出現(xiàn)后，根據(jù)需要開(kāi)啟相應(yīng)的接口信號(hào)，并且輸入相關(guān)的參數(shù)完成設(shè)置。詳細(xì)的使用參考在Clocking Wizard的菜單Documents下羅列出的幾個(gè)文檔，如圖3所示。

本實(shí)例只簡(jiǎn)單的設(shè)置輸入時(shí)鐘為100MHz，輸出4個(gè)頻率分別為100MHz、50MHz、25MHz和12.5MHz的時(shí)鐘。在page1和page2分別設(shè)置如圖4和圖5所示。

完成以上配置后，點(diǎn)擊右下角的Generate按鈕生成IP核源代碼。當(dāng)ISE的Console窗口出現(xiàn)信息“INFO:ProjectMgmt - Parsing design hierarchy completed successfully.”時(shí)，已經(jīng)完成代碼生成。此時(shí)在Hierarchy下面出現(xiàn)了一個(gè)新的名為myclocking.xco的文件，此時(shí)若選中該文件，則Processes下相應(yīng)出現(xiàn)如圖6所示的CORE Generator功能選項(xiàng)。

我們接下來(lái)要做的是將myclocking例化到頂層代碼中，雙擊View HDL Instantiation Template，復(fù)制HDL例化模板（如下的代碼段）到頂層文件中。//----------- Begin Cut here for INSTANTIATION Template ---// INST_TAG?? myclocking instance_name?? (// Clock in ports??? .CLK_IN1(CLK_IN1),????? // IN??? // Clock out ports??? .CLK_OUT1(CLK_OUT1),???? // OUT??? .CLK_OUT2(CLK_OUT2),???? // OUT??? .CLK_OUT3(CLK_OUT3),???? // OUT??? .CLK_OUT4(CLK_OUT4),???? // OUT??? // Status and control signals??? .RESET(RESET),// IN??? .LOCKED(LOCKED));????? // OUT// INST_TAG_END ------ End INSTANTIATION Template ---------???????? 在頂層文件中，修改信號(hào)接口（對(duì)應(yīng)括號(hào)內(nèi)的信號(hào)）與實(shí)際接口相匹配。在本實(shí)例中，將使用clocking輸出的4個(gè)不同頻率時(shí)鐘分別進(jìn)行分頻驅(qū)動(dòng)4個(gè)LED，實(shí)現(xiàn)4個(gè)不用時(shí)鐘和計(jì)數(shù)器分頻的LED同時(shí)閃爍的效果。此外，也分別用4個(gè)時(shí)鐘的二分頻信號(hào)驅(qū)動(dòng)另外4個(gè)LED，用戶可以觀察這4個(gè)LED亮度有所不同，若是用示波器測(cè)量對(duì)應(yīng)IO輸出的波形，則其頻率分別是50MHz、25MHz、12.5MHz和6.25MHz。???????? 修改后的頂層源代碼如下：module testled(??????????? clk,rst_n,??????????? led??????? );?input clk;????? //100MHzinput rst_n;??? //低電平復(fù)位信號(hào)?output[7:0] led;??? //連接到LED指示燈??wire clk_100m;????? //clocking輸出100MHzwire clk_50m;?????? //clocking輸出50MHzwire clk_25m;?????? //clocking輸出25MHzwire clk_12m5;????? //clocking輸出12.5MHzwire clk_locked;??? //clocking輸出完成標(biāo)志位?//---------------------------------------------------//IP核Clocking Wizard例化//----------- Begin Cut here for INSTANTIATION Template ---// INST_TAG?? myclocking uut_myclocking?? (// Clock in ports??? .CLK_IN1(clk),????? // IN??? // Clock out ports??? .CLK_OUT1(clk_100m),???? // OUT??? .CLK_OUT2(clk_50m),???? // OUT??? .CLK_OUT3(clk_25m),???? // OUT??? .CLK_OUT4(clk_12m5),???? // OUT??? // Status and control signals??? .RESET(!rst_n),// IN??? .LOCKED(clk_locked));????? // OUT// INST_TAG_END ------ End INSTANTIATION Template ---------??//---------------------------------------------------reg[24:0] cnt0;//100MHz時(shí)鐘分頻計(jì)數(shù)器?always @ (posedge clk_100m or negedge rst_n)??? //異步復(fù)位??? if(!rst_n) cnt0 <= 25'd0;??? else cnt0 <= cnt0+1'b1;//寄存器cnt0循環(huán)計(jì)數(shù)?assign led[0] = cnt0[24];???????//---------------------------------------------------reg[23:0] cnt1;//50MHz時(shí)鐘分頻計(jì)數(shù)器?always @ (posedge clk_50m or negedge rst_n)//異步復(fù)位??? if(!rst_n) cnt1 <= 24'd0;??? else cnt1 <= cnt1+1'b1;//寄存器cnt1循環(huán)計(jì)數(shù)?assign led[1] = cnt1[23];???????//---------------------------------------------------reg[22:0] cnt2;//25MHz時(shí)鐘分頻計(jì)數(shù)器?always @ (posedge clk_25m or negedge rst_n)//異步復(fù)位??? if(!rst_n) cnt2 <= 23'd0;??? else cnt2 <= cnt2+1'b1;//寄存器cnt2循環(huán)計(jì)數(shù)?assign led[2] = cnt2[22];???//---------------------------------------------------reg[21:0] cnt3;//12.5MHz時(shí)鐘分頻計(jì)數(shù)器?always @ (posedge clk_12m5 or negedge rst_n)??? //異步復(fù)位??? if(!rst_n) cnt3 <= 22'd0;??? else cnt3 <= cnt3+1'b1;//寄存器cnt3循環(huán)計(jì)數(shù)?assign led[3] = cnt3[21];?????? ?? ??//---------------------------------------------------//4個(gè)clocking輸出時(shí)鐘2分頻寄存器，用于示波器觀察?assign led[7:4] = {cnt0[0],cnt0[1],cnt0[2],cnt0[3]};?endmodule??? Hierarchy下選中頂層源代碼testled.v，然后雙擊Processes下的Generate Programming File進(jìn)行編譯并生產(chǎn)燒錄文件?！癙rocess "Generate Programming File" completed successfully ”信息出現(xiàn)在Console時(shí)，可以打開(kāi)Digilent Adept使用Config功能燒錄新生成的testled.bit文件。?轉(zhuǎn)載自：特權(quán)同學(xué)的博客

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