賽靈思 FPGA的配置與JTAG（一）

最近自己做了一塊FPGA板子，不慎將PROM的兩根引腳連錯，導(dǎo)致在配置時無法正確識別PROM的型號，顛三倒四地排除了一個星期問題最終幸運(yùn)解決。之后感嘆自己實(shí)在是不小心，導(dǎo)致如此低級錯誤，不過排錯過程倒是逼著我把xinlin配置和Jtag相關(guān)的文檔好好研究了一番，結(jié)合自己板子的錯誤，頗有感慨，特此記錄，算是心得體會吧。

一、xilinx FPGA的PROM選擇

????????????Density VCCINT VCCO Range VCCJ Range Packages????? JTAG ISP Serial Config. Parallel Config.
XCF01S 1 Mbit? ?3.3V????? 1.8V - 3.3V??? 2.5V - 3.3V?? VO20/VOG20???? √??????????????????√?????????????? ×XCF02S 2 Mbit?? 3.3V????? 1.8V - 3.3V??? 2.5V - 3.3V? VO20/VOG20???? √?????????????????? √?????????????? ×XCF04S 4 Mbit? ?3.3V????? 1.8V - 3.3V??? 2.5V - 3.3V? VO20/VOG20???? √??????????????????? √?????????????? ×XCF08P 8 Mbit?? 1.8V????? 1.5V - 3.3V?? ?2.5V - 3.3V? VO48/VOG48????????????????????????????????????????????????????????????????????????????????? FS48/FSG48???? √??????????????????? √?????????????? √?
XCF16P 16 Mbit 1.8V????? 1.5V - 3.3V??? 2.5V - 3.3V? VO48/VOG48????????????????????????????????????????????????????????????????????????????????? FS48/FSG48???? √??????????????????? √????????????? √?
XCF32P 32 Mbit 1.8V????? 1.5V - 3.3V??? 2.5V - 3.3V ?VO48/VOG48???????????????????????????????????????????????????????????????????????????????? ?FS48/FSG48???? √?????????????????????√???????????? √?
XCFxxS是早期rom，不支持速度較快的并行配置，目前已經(jīng)完全可被XCFxxP系列取代，并且XCFxxP還帶有內(nèi)部振蕩器。
系列內(nèi)具體型號的選擇要看你的FPGA型號，關(guān)鍵在于生成的bit文件大小，不能大于PROM的容量。具體的FPGA推薦搭配的PROM可參見相關(guān)的芯片資料，或者PROM資料。值得一提的是一些大片子生成的文件可能會大于32M，這個時候必須要采用兩片或以上的PROM級聯(lián)起來才夠用，具體連接后面再說。

二、FPGA配置方式

目前spartan6、Vertex6系列FPGA可以支持多種配置方式：從配置時鐘的來源可分為：Master Modes、Slave Modes，從數(shù)據(jù)讀取方式可分為：Parallel、Serial Modes。這樣排列組合以下就有如下配置方式：Master Serial、Slave Serial、Slave Parallel、Master Parallel另外Spartan 6等新片子還支持一種SelectMAP 模式，也可以分為Master SelectMAP和Slave SelectMAP兩種，這次并沒有嘗試這兩種新式的配置方式，所以沒有發(fā)言權(quán)，所以這兩種方式具體的特點(diǎn)參見相關(guān)datasheet：ug380等。另外還可以采用JTAG方式在線配置，不過掉電程序是不能保留的。
下面詳細(xì)講主串方式，如圖是主串方式的連接圖：
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主串方式是把FPGA、PROM等器件依照J(rèn)TAG的標(biāo)準(zhǔn)，串接在同一個鏈路中，其中串接的含義是JTAG的TDI連接第一個器件的TDI，第一個器件的TDO又連接下一個器件的TDI，直到最后一個器件的TDO又連回到JTAG接口的TDO。這樣就形成一個鏈狀的回路，稱為JTAG鏈路。其余兩根線TMS（Test Mode Select.）、TCK（Test CLOCK）則分別與每個器件相連。這里TCK、TMS、TDI、TDO四條線均有內(nèi)部上拉，所以不需要外接上拉電阻。接口上的電源VREF在datasheet上說是接VCCAUX，即2.5V，不過本人實(shí)際接到了3.3V也能工作，看了下網(wǎng)上其他人的心得以及實(shí)際測量得出該電源是為下載線里面的緩沖芯片HC244供電的，因此只要是能符合它的電平要求2.5～5V理論上都是可以工作的。在正確連接了這些引腳以后，利用jtag便可以識別鏈路上的芯片了。本人設(shè)計的板子在工作在主從模式下，經(jīng)過JTAG識別到了FPGA芯片但是無法識別PROM，且讀取的IDCODE全為“1”。在排除芯片問題之后，出問題的可能性就集中在這四根線上，結(jié)果發(fā)現(xiàn)PROM的TDI和TCK接反，導(dǎo)致無時鐘輸入，這樣就解釋得通了，改正過后果然一切正常了。
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另外FPGA上還有兩個比較重要的引腳：M0、M1，這兩個引腳的高低電平組合不同代表了不同模式的選擇，以Spartan6為例具體如下：
Configuration Mode ????????? M[1:0]?????? Bus Width???????? CCLK DirectionMaster Serial/SPI???????????????? 01???????????? 1, 2, 4?????????????? ?OutputMaster SelectMAP/BPI??????? ?00????????????? ?8, 16??????????????? OutputJTAG?????????????????????????????????? ?xx????????????????? 1?????????????????? Input (TCK)Slave SelectMAP???????????????? 10?????????????? 8, 16????????????????? ?InputSlave Serial??????????????????????? ?11?????????????????? 1???????????????????? Input
所以這里M1接地，M0接高電平,采用主串模式讀取。
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當(dāng)M0、M1引腳配置無誤之后FPGA在上電時就可以從PROM里讀取數(shù)據(jù)了，此時相關(guān)的幾個引腳有：CCLK、INTB、DONE、ProgramB和DIN如圖所示可以看到它們分別與clk、OE/RESET、CE、CF、D0相連。這幾個引腳的定義可以參見PROM和相關(guān)型號FPGA文檔，作用分別是配置時鐘、復(fù)位和使能、配置完成、串行數(shù)據(jù)傳輸。這幾個引腳除了D0不需要上拉外在datasheet上都要求上拉了，不過在許多開發(fā)板上CCLK信號時候不下拉的，本人嘗試了未接下拉依然可以正常傳輸，不知這樣有什么影響。
每次上電的操作時序如下：
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BUSY信號可以不接，在CE拉低和OE拉高之后開始傳輸數(shù)據(jù)，PROM中數(shù)據(jù)傳輸完成之后DONE拉高。
主要配置流程分4個階段：存儲器清除、初始化、裝入配置數(shù)據(jù)、啟動器件。
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