為了更好的控制時鐘,Virtex-6器件分成若干個時鐘區(qū)域,最小器件有6個區(qū)域,最大器件有18個區(qū)域。每個時鐘區(qū)域高40個CLB。在時鐘設計中,推薦使用片上專用的時鐘資源,不推薦使用本地時鐘(如邏輯產(chǎn)生的時鐘)。
每個Virtex-6的中間列包含了專門配置引腳(CFG),該列的其余區(qū)域為CLB。其右邊排列著一個CMT列。每個區(qū)域(40個CLB高)對應一個CMT。一個CMT包含2個混合模式時鐘管理單元(MMCM),還有32個垂直全局時鐘樹。每個時鐘區(qū)域的中間方向有一個時鐘行(HROW),包含12個水平時鐘線,6個BUFR和最多12個BUFH。Virtex-6的時鐘資源圖如圖5-7所示。
每個Virtex-6 FPGA中間列的左右兩邊各有一個I/O列,分別標號為IOCL和IOCR,I/O列和中間列之間是CLB。
每個區(qū)域/BANK的中間有一個水平時鐘行(HROW),HROW包含水平時鐘線、BUFG和BUFH。內部I/O列包含8個全局時鐘引腳對(GC),所有的I/O列包含4個Clock-Capable引腳對(CC),可以連到BUFIO和BUFR。每個BANK的4個CC中的兩個可以連到相鄰區(qū)域的BUFIO上。另外,中間列的BUFR和CC腳可以直接驅動同一個區(qū)域的MMCM,或者間接通過垂直全局時鐘線驅動BUFG。
Virtex-6器件的片內時鐘資源為片內的同步元件提供時鐘,片內時鐘資源有3種類型,分別是全局時鐘資源、區(qū)域時鐘資源、I/O時鐘資源。
圖5-7 Virtex-6的時鐘資源圖
一、 全局時鐘資源
全局時鐘是一種專用互連網(wǎng)絡,它可以降低時鐘歪斜、占空比失真和功耗,提高抖動容限。
Virtex-6的全局時鐘資源設計了專用時鐘緩沖與驅動結構,從而使全局時鐘到達CLB、IOB和BRAM的延時最小。
全局時鐘資源由以下通路和組件構成。
二、 全局時鐘輸入
Virtex-6全局時鐘輸入包含專用的全局時鐘輸入管腳和全局輸入緩沖器。全局時鐘輸入管腳可以直接連接外部單端或差分時鐘;全局輸入緩沖器(IBUFG)是FPGA內部與專用全局時鐘輸入管腳相連的首級全局緩沖器。
Virtex-6器件里有8個全局時鐘輸入。8個全局時鐘輸入可以連接到電路板上的8個時鐘輸入。
時鐘輸入管腳可以不用作時鐘輸入引腳,而用作普通I/O。
外部單端或差分時鐘通過專用全局時鐘輸入引腳進入FPGA,在FPGA內部,信號必須接入全局輸入緩沖器(IBUFG),否則在布局布線時會報錯。
可以在HDL代碼中例化全局輸入緩沖器。
(1) 全局時鐘緩沖器。
每個Virtex-6器件有32個全局時鐘緩沖器,時鐘信號只有經(jīng)過BUFG之后才可以驅動全局時鐘網(wǎng)絡。一個全局時鐘輸入能直接從差分全局時鐘引腳對的P端連接到全局時鐘緩沖器的輸入。每個差分全局時鐘引腳對可以連接到PCB上的一個差分或單端時鐘。如果使用單端時鐘,則必須使用引腳對的P端,因為只有這一引腳上存在直接連接。必須將一個單端時鐘連接到差分全局時鐘引腳的正(P)端。如果單端時鐘連接到差分引腳對的P端,則不能用其N端作為另一個單端時鐘輸入。不過,可以將其用作普通I/O。
全局時鐘緩沖器的輸入源包括以下幾種。
全局時鐘輸入。
內部I/O列的同一區(qū)域Clock-Capable時鐘輸入。
時鐘管理單元(CMT)。
其他全局時鐘緩沖器的輸出(BUFG)。
通用互連。
區(qū)域時鐘緩沖器(BUFR)。
千兆收發(fā)器。
Virtex-6 FPGA的CC輸入間接通過MMCM列中的垂直時鐘網(wǎng)絡驅動BUFG。32個BUFG分成兩組,每組16個,分別位于器件的頂部和底部。頂部的MMCM只能驅動頂部的16個BUFG,底部的MMCM只能驅動底部的BUFG。
全局時鐘緩沖器還可配置成多路復用器,可以在2個輸入時鐘之間切換。這兩個時鐘可以是同步的,也可以是異步的,多路復用器的輸出是無毛刺的時鐘。
全局時鐘緩沖器的多種原語模型如表5-6所示。
表5-6 全局時鐘緩沖器的原語
(2) 全局時鐘樹和時鐘網(wǎng)絡(GCLK)。
Virtex-6中的全局時鐘樹和時鐘網(wǎng)絡,如果未被使用,它就是斷開的,這可以降低功耗。另外,時鐘樹還具有對負載/扇出的管理功能。所有全局時鐘線和緩沖器都以差分形式實現(xiàn),這有助于改善占空比、提高對共模噪聲的抑制能力。在Virtex-6架構中,全局時鐘線不僅可以用作時鐘,還可以當作其他信號線,例如扇出較大的信號。
(3) 時鐘區(qū)域。
Virtex-6通過使用時鐘區(qū)域,改善了時鐘的分配性能。每個時鐘區(qū)域最多可有12個全局時鐘。這12個全局時鐘可由32個BUFG的任12個驅動。時鐘區(qū)域的大小固定為40個CLB高,半個晶片寬。因此大尺寸的器件有更多的時鐘區(qū)域。CMT和全局時鐘資源位于包含配置引腳中間列的右邊,如圖5-8所示。
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圖5-8 XC6VLX75T的時鐘區(qū)域
三、 區(qū)域時鐘資源
區(qū)域時鐘網(wǎng)絡是獨立于全局時鐘網(wǎng)絡的。它與全局時鐘不同,區(qū)域時鐘信號BUFR的作用區(qū)域最多為三個時鐘區(qū)域,這些網(wǎng)絡對于源同步接口設計尤其有用。
區(qū)域時鐘控制資源和網(wǎng)絡由以下通路和組件構成:
(1) Clock-Capable I/O。
每個時鐘區(qū)域中有4個Clock-Capable I/O引腳對。每個BANK中有4個專用Clock-Capable I/O位置。當用作時鐘輸入時,Clock-Capable引腳可以驅動BUFIO和BUFR。
如果用作單端時鐘引腳,如“全局時鐘緩沖器”中所述,外部單端時鐘必須接到引腳對的P端,因為只有這一引腳上存在直接連接。
(2) I/O時鐘緩沖器(BUFIO)。
BUFIO是用來驅動I/O列內的專用時鐘網(wǎng)絡,這個專用的時鐘網(wǎng)絡獨立于全局時鐘資源,適合采集源同步數(shù)據(jù)。BUFIO只能由位于同一時鐘區(qū)域的Clock-Capable I/O驅動。一個時鐘區(qū)域有4個BURIO,其中的2個可以驅動相鄰區(qū)域的I/O時鐘網(wǎng)絡。BUFIO不能驅動邏輯資源(CLB、BRAM等),因為I/O時鐘網(wǎng)絡只存在于I/O列中。
可以調用BUFIO的原語來使用它。
(3) 區(qū)域時鐘緩沖器(BUFR)。
BUFR可以驅動其所在時鐘區(qū)域中的6個區(qū)域時鐘網(wǎng)絡和相鄰區(qū)域中的6個時鐘網(wǎng)絡。與BUFIO不同,BUFR不僅可以驅動其所在時鐘區(qū)域和相鄰時鐘區(qū)域中的I/O邏輯,還可以驅動CLB、BRAM等。BUFR可由CC引腳、本地時鐘、GT以及MMCM高性能時鐘驅動。BUFR對于要求跨時鐘域或串并轉換的源同步應用來說,是理想的選擇。
可以通過調用BUFR原語來使用它。
(4) 區(qū)域時鐘網(wǎng)絡。
除了全局時鐘樹和全局時鐘網(wǎng)絡,Virtex-6器件還包含區(qū)域時鐘網(wǎng)絡。和全局時鐘樹一樣,這些區(qū)域時鐘樹也是為低歪斜SKEW和低功耗操作設計的。區(qū)域時鐘網(wǎng)絡的傳播是僅限于一個時鐘區(qū)域。一個時鐘區(qū)域包含6個獨立的區(qū)域時鐘網(wǎng)絡。
要進入?yún)^(qū)域時鐘網(wǎng)絡,必須例化BUFR。一個BUFR最多可以驅動兩個相鄰時鐘區(qū)域中的區(qū)域時鐘,如圖5-9所示。此時,BUFR的作用區(qū)域為三個時鐘區(qū)域。頂部和底部區(qū)域中BUFR只能連接相鄰的一個時鐘區(qū)域,也就是說,頂部的BUFR連接它所在的下面一個相鄰區(qū)域。底部的BUFR只能連接它所在的上邊一個相鄰區(qū)域。因此,底部和頂部BUFR的作用區(qū)域為兩個時鐘區(qū)域。
圖5-9 區(qū)域時鐘和時鐘網(wǎng)絡
(5) 水平時鐘緩沖器(BUFH)。
BUFH驅動區(qū)域中的水平全局時鐘樹,如圖5-10所示,每個區(qū)域有12個BUFH,每個BUFH有一個CE腳,該引腳可控制時鐘動態(tài)開關。BUFH可由以下幾種資源驅動。
同一區(qū)域的MMCM輸出。
BUFG輸出。
局部互聯(lián)。
同一區(qū)域內部inner columns的CC引腳。
圖5-10 時鐘區(qū)域中BUFH位置圖
可以通過時鐘CE腳關掉時鐘來節(jié)省功耗。同BUFG驅動兩個相鄰區(qū)域相比,BUFH的功耗更低。
BUFH的原語如表5-9所示。
表5-9 BUFH的原語
(6) 高性能時鐘(HPC-High Performance Clock)。
Virtex-6每個I/O列包含4個HPC。這些時鐘由MMCM電源驅動,不由VCCINT供電,因此,這些時鐘能改善JITTER和占空比。HPC結構圖如圖5-11所示,在I/O列中,HPC連接BUFIO,驅動I/O邏輯。4個HPC中的2個可以不通過多區(qū)域BUFIO直接驅動I/O BANK(上和下BANK)。HPC可以不通過另一個時鐘緩沖器直接連接到OSERDES,提供了一個改善JITTER和占空比性能的時鐘。HPC沒有專用緩沖器與它相連,ISE軟件自動檢查設計中IOLOGIC的連接,確定HPC的連接。HPC能驅動同一區(qū)域中的BUFR,支持源同步接口設計。
圖5-11 HPC結構圖
四、 I/O時鐘
第三種時鐘控制資源是I/O時鐘,其速度非???,可用于局部化的I/O串行器/解串器電路。I/O時鐘信號只驅動一個區(qū)域。這些I/O時鐘網(wǎng)絡對于源同步設計尤其有用。
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