異步復(fù)位，同步釋放的方式，而且復(fù)位信號(hào)低電平有效

一、特點(diǎn)：

同步復(fù)位：顧名思義，同步復(fù)位就是指復(fù)位信號(hào)只有在時(shí)鐘上升沿到來(lái)時(shí)，才能有效。否則，無(wú)法完成對(duì)系統(tǒng)的復(fù)位工作。用Verilog描述如下：
always @ (posedge clk) begin
if (!Rst_n)
...
end
異步復(fù)位：它是指無(wú)論時(shí)鐘沿是否到來(lái)，只要復(fù)位信號(hào)有效，就對(duì)系統(tǒng)進(jìn)行復(fù)位。用Verilog描述如下：
always @ (posedge clk,negedge Rst_n) begin
if (!Rst_n)
...
end

二、各自的優(yōu)缺點(diǎn)：

1、總的來(lái)說(shuō)，同步復(fù)位的優(yōu)點(diǎn)大概有3條：
a、有利于仿真器的仿真。
b、可以使所設(shè)計(jì)的系統(tǒng)成為100%的同步時(shí)序電路，這便大大有利于時(shí)序分析，而且綜合出來(lái)的fmax一般較高。
c、因?yàn)樗挥性跁r(shí)鐘有效電平到來(lái)時(shí)才有效，所以可以濾除高于時(shí)鐘頻率的毛刺。
他的缺點(diǎn)也有不少，主要有以下幾條：
a、復(fù)位信號(hào)的有效時(shí)長(zhǎng)必須大于時(shí)鐘周期，才能真正被系統(tǒng)識(shí)別并完成復(fù)位任務(wù)。同時(shí)還要考慮，諸如：clk skew,組合邏輯路徑延時(shí),復(fù)位延時(shí)等因素。
b、由于大多數(shù)的邏輯器件的目標(biāo)庫(kù)內(nèi)的DFF都只有異步復(fù)位端口，所以，倘若采用同步復(fù)位的話，綜合器就會(huì)在寄存器的數(shù)據(jù)輸入端口插入組合邏輯，這樣就會(huì)耗費(fèi)較多的邏輯資源。
2、對(duì)于異步復(fù)位來(lái)說(shuō)，他的優(yōu)點(diǎn)也有三條，都是相對(duì)應(yīng)的：
a、大多數(shù)目標(biāo)器件庫(kù)的dff都有異步復(fù)位端口，因此采用異步復(fù)位可以節(jié)省資源。
b、設(shè)計(jì)相對(duì)簡(jiǎn)單。
c、異步復(fù)位信號(hào)識(shí)別方便，而且可以很方便的使用FPGA的全局復(fù)位端口GSR。
缺點(diǎn)：
a、在復(fù)位信號(hào)釋放(release)的時(shí)候容易出現(xiàn)問(wèn)題。具體就是說(shuō)：倘若復(fù)位釋放時(shí)恰恰在時(shí)鐘有效沿附近，就很容易使寄存器輸出出現(xiàn)亞穩(wěn)態(tài)，從而導(dǎo)致亞穩(wěn)態(tài)。
b、復(fù)位信號(hào)容易受到毛刺的影響。

三、總結(jié)：

所以說(shuō)，一般都推薦使用異步復(fù)位，同步釋放的方式，而且復(fù)位信號(hào)低電平有效。這樣就可以兩全其美了。

always @(posedge clk or negedge rst_n)

if(!rst_n) b <= 1'b0;

else b <= a;

?

?

我們可以看到FPGA的寄存器都有一個(gè)異步的清零端（CLR），在異步復(fù)位的設(shè)計(jì)中這個(gè)端口一般就是接低電平有效的復(fù)位信號(hào)rst_n。即使說(shuō)你的設(shè)計(jì)中是高電平復(fù)位，那么實(shí)際綜合后會(huì)把你的復(fù)位信號(hào)反向后接這個(gè)CLR端。

一個(gè)簡(jiǎn)單的異步復(fù)位的例子

always @ (posedge clk or negedge rst_n)

if(!rst_n) b <= 1'b0;

else b <= a;

?

我們可以看到FPGA的寄存器都有一個(gè)異步的清零端（CLR），在異步復(fù)位的設(shè)計(jì)中這個(gè)端口一般就是接低電平有效的復(fù)位信號(hào)rst_n。即使說(shuō)你的設(shè)計(jì)中是高電平復(fù)位，那么實(shí)際綜合后會(huì)把你的復(fù)位信號(hào)反向后接這個(gè)CLR端。

一個(gè)簡(jiǎn)單的同步復(fù)位的例子

always @ (posedge clk)

if(!rst_n) b <= 1'b0;

else b <= a;

?

?

和異步復(fù)位相比，同步復(fù)位沒(méi)有用上寄存器的CLR端口，綜合出來(lái)的實(shí)際電路只是把復(fù)位信號(hào)rst_n作為了輸入邏輯的使能信號(hào)。那么，這樣的同步復(fù)位勢(shì)必會(huì)額外增加FPGA內(nèi)部的資源消耗。

那么同步復(fù)位和異步復(fù)位到底孰優(yōu)孰劣呢？

只能說(shuō)，各有優(yōu)缺點(diǎn)。同步復(fù)位的好在于它只在時(shí)鐘信號(hào)clk的上升沿觸發(fā)進(jìn)行系統(tǒng)是否復(fù)位的判斷，這降低了亞穩(wěn)態(tài)出現(xiàn)的概率；它的不好上面也說(shuō)了，在于它需要消耗更多的器件資源，這是我們不希望看到的。FPGA的寄存器有支持異步復(fù)位專用的端口，采用異步復(fù)位的端口無(wú)需額外增加器件資源的消耗，但是異步復(fù)位也存在著隱患，特權(quán)同學(xué)過(guò)去從沒(méi)有意識(shí)到也沒(méi)有見(jiàn)識(shí)過(guò)。異步時(shí)鐘域的亞穩(wěn)態(tài)問(wèn)題同樣的存在與異步復(fù)位信號(hào)和系統(tǒng)時(shí)鐘信號(hào)之間。

再看下面一個(gè)兩級(jí)寄存器異步復(fù)位的例子

always @ (posedge clk or negedge rst_n)

if(!rst_n) b <= 1'b0;

else b <= a;

?

?

always @ (posedge clk or negedge rst_n)

if(!rst_n) c <= 1'b0;

else c <= b;

如此一來(lái)，既解決了同步復(fù)位的資源消耗問(wèn)題，也解決了異步復(fù)位的亞穩(wěn)態(tài)問(wèn)題。其根本思想，也是將異步信號(hào)同步化。