- 大唐電信FPGA/CPLD數(shù)字電路設(shè)計經(jīng)驗分享（1）

去除毛刺的一種常見的方法是利用D觸發(fā)器的D輸入端對毛刺信號不敏感的特點，在輸出信號的保持時間內(nèi)，用觸發(fā)器讀取組合邏輯的輸出信號，這種方法類似于將異步電路轉(zhuǎn)化為同步電路。 圖4給出了這種方法的示范電路，圖5是仿真波形。

圖4 消除毛刺信號方法之二

圖5 所示電路的仿真波形

如前所述，優(yōu)秀的設(shè)計方案，如采用格雷碼計數(shù)器，同步電路等，可以大大減少毛刺，但它并不能完全消除毛刺。毛刺并不是對所有輸入都有危害，例如D觸發(fā)器的D輸入端，只要毛刺不出現(xiàn)在時鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時間，就不會對系統(tǒng)造成危害。因此我們可以說D觸發(fā)器的D輸入端對毛刺不敏感。但對于D觸發(fā)器的時鐘端，置位端，清零端，則都是對毛刺敏感的輸入端，任何一點毛刺就會使系統(tǒng)出錯，但只要認(rèn)真處理，我們可以把危害降到最低直至消除。下面我們就對幾種具體的信號進行探討。

1.3 清除和置位信號

在FPGA的設(shè)計中，全局的清零和置位信號必須經(jīng)過全局的清零和置位管腳輸入，因為他們也屬于全局的資源，其扇出能力大，而且在FPGA內(nèi)部是直接連接到所有的觸發(fā)器的置位和清零端的，這樣的做法會使芯片的工作可靠、性能穩(wěn)定，而使用普通的IO腳則不能保證該性能。

在FPGA的設(shè)計中，除了從外部管腳引入的全局清除和置位信號外在FPGA內(nèi)部邏輯的處理中也經(jīng)常需要產(chǎn)生一些內(nèi)部的清除或置位信號。清除和置位信號要求象對待時鐘那樣小心地考慮它們，因為這些信號對毛刺也是非常敏感的。
在同步電路設(shè)計中，有時候可以用同步置位的辦法來替代異步清0。在用硬件描述語言的設(shè)計中可以用如下的方式來描述：

異步清0的描述方法：

process(rst,clk)
begin
if rst=’1’ then
count<=(others=>’0’);
elsif clk’event and clk=’1’ then
count<=count+1;
end if;
end process;
同步清0的描述方法：
process
begin
wait until clk’event and clk=’1’;
if rst=’1’ then
count<=(others=>’0’);
else
count<=count+1;
end if;
end process;

圖6 異步清0、置位邏輯圖

圖7 同步清0、置位關(guān)系圖

1.4 觸發(fā)器和所存器：

我們知道，觸發(fā)器是在時鐘的沿進行數(shù)據(jù)的鎖存的，而所存器是用電平使能來鎖存數(shù)據(jù)的。所以觸發(fā)器的Q輸出端在每一個時鐘沿都會被更新，而所存器只能在使能電平有效器件才會被更新。在FPGA設(shè)計中建議如果不是必須那么應(yīng)該盡量使用觸發(fā)器而不是所存器。

那么在使用硬件描述語言進行電路設(shè)計的時候如何區(qū)分觸發(fā)器和所存器的描述方法哪？其實有不少人在使用的過程中可能并沒有特意區(qū)分過，所以也忽略了二者在描述方法上的區(qū)別。下面是用VHDL語言描述的觸發(fā)器和所存器以及綜合器產(chǎn)生的電路邏輯圖。

觸發(fā)器的語言描述：

process
begin
wait until clk’event and clk=’1’;
q<=d;
end process;

觸發(fā)器

所存器的語言描述：
process(en,d)
begin
if en=’1’ then
q<=d;
end if;
end process;

所存器

由上述對Latch的描述可見，其很容易于選擇器的描述相混淆，用VHDL語言對選擇器的描述方法如下：
process(en,a,b)
begin
if en=’1’ then
q<=a;
else
q<=b;
end if;
end process;
（未完待續(xù)）