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電子發(fā)燒友網(wǎng)>可編程邏輯>FPGA/ASIC技術(shù)>如何在EDK中使用自己的 IP核?

如何在EDK中使用自己的 IP核?

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2011-07-15 14:46:14

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2017-08-07 10:09:03

ip使用問題

我調(diào)用了一個(gè)ip 在下載到芯片中 有一個(gè)time-limited的問題 在完成ip破解之后 還是無法解決 但是我在Google上的找到一個(gè)解決方法就是把ip生成的v文件加到主項(xiàng)目文件中就是上面
2016-05-17 10:28:47

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2014-07-27 20:28:04

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2016-08-24 16:57:15

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EDE IP Core可以直接被ISE使用嗎?

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VIP系列IP使用

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2020-03-16 09:54:01

xilinx FPGA的FFT IP的調(diào)用

有沒有大神可以提供xilinx FPGA的FFT IP的調(diào)用的verilog 的參考程序,最近在學(xué)習(xí)FFT的IP的使用,但是仿真結(jié)果有問題,所以想找些參考設(shè)計(jì),謝謝
2016-12-25 17:05:38

xps_tft EDK中的IP有問題

我在EDK中使用xps_tft完成后我將它下載到頂點(diǎn)4 ML403 fx系列FPGA,我的vga能夠同步,但fpga會(huì)被加熱得非??欤ㄔ趲酌腌妰?nèi)),這有什么問題?... ..謝謝。以上來自于谷歌翻譯
2019-03-01 13:38:21

【鋯石A4 FPGA試用體驗(yàn)】IP之PLL(一)新建IP

通過Quartus II 軟件創(chuàng)建PLL IP。首先,要新建一個(gè)工程,這個(gè)方法在之前的帖子中已經(jīng)發(fā)過,不會(huì)的可以查看前面的相關(guān)帖子。創(chuàng)建好自己的工程:打開如下的菜單
2016-09-23 21:44:10

以計(jì)數(shù)器IP為例了解IP使用流程

在較大工程中由于其局限性使用的越來越少,不推薦再學(xué)習(xí);Verilog HDL為當(dāng)今主流的設(shè)計(jì)方式;用IP代替用戶自己設(shè)計(jì)的邏輯,可以大大縮短開發(fā)周期,提供更加有效的邏輯綜合和實(shí)現(xiàn)。Altera IP
2019-03-04 06:35:13

使用isim在不使用硬件的EDK平臺(tái)上進(jìn)行SPI ip核心仿真

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2020-04-03 09:54:09

使用標(biāo)準(zhǔn)IP附加示例打開ML507 EDK BSB設(shè)計(jì)時(shí)的地址錯(cuò)誤

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修改VIVADO ip

請(qǐng)問我修改完MIG IP以后,該如何進(jìn)行更新呢?搗鼓了半天,要么更新為源代碼,要么就是提示我自己添加的端口不存在
2018-11-12 19:46:15

關(guān)于IP

剛剛接觸IP做FFT,現(xiàn)在用的是FFTV9.0,已經(jīng)建立了一個(gè)IP,但是如何仿真呢?是用quartus自帶軟件,還是要用MATLAB?抑或其他?我用的自帶軟件,但是什么也沒有出來。正確的辦法應(yīng)該怎樣呢,謝謝指點(diǎn)。
2011-04-21 10:22:31

關(guān)于fpga的IP

quartus ii9.0創(chuàng)建的ip,生成的一些文件,(.qip、 add_sub_bb.v、add_sub.v)這些文件都有用嗎,想在其他工程里調(diào)用這些IP,這幾個(gè)文件全部要添加嗎?
2013-07-02 17:20:01

可以在EDK中使用Axi4Stream接口/總線嗎?

你好,我正在EDK中使用axi4stream。有人可以幫助我如何使用通過Vivado高級(jí)綜合(HLS)生成的ap_fifo / axi4stream接口可以在EDK中使用嗎?我正在使用Export
2019-02-28 13:47:30

可以在EDK中使用ISE的IP嗎?

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2020-03-24 08:14:50

在Kintex-7設(shè)計(jì)中使用PCIE IP,userclk顯示不一樣的原因?

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2021-05-08 07:07:01

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