2 - FPGA實(shí)戰(zhàn)開發(fā)技巧（12）

(6) 在ISE 過程控制區(qū)中雙擊“Implement Design”和“Generate Programming File”， 可以完成實(shí)現(xiàn)以及生成可編程文件，并將設(shè)計(jì)人員插入的各類核也將被包含在比特文件中。生成配置文件后，雙擊圖5-50所示的“Analyze Design Using Chipscope”圖標(biāo)，可自動(dòng)打開Chipscope Pro Analyzer 軟件。

圖5-50 Chipscope Pro Analyzer啟動(dòng)操作示意圖

(7) 在Chipscope Analyzer 用戶界面上點(diǎn)擊工具欄上圖標(biāo)“ ”，初始化邊界掃描鏈。等掃描完成后，單擊“Device”菜單下“DEV: 0 My Device0(XC3S500E) → Configure”命令選擇.bit 文件配置FPGA。
(8) 芯片配置完成后，選擇“File”菜單的“Import”命令，可彈出CDC 文件加載頁(yè)面，選擇相應(yīng)的CDC 文件，將會(huì)把所有以“Dataport”的名稱修改為綜合后的線網(wǎng)名稱。
(9) 組合cnt 總線信號(hào)。可按住“Ctrl”鍵，選擇多個(gè)總線信號(hào)，單擊右鍵，選擇“Add to Bus”命令，將其組合成相應(yīng)的總線信號(hào)，如圖5-51 所示。

圖5-51 添加總線操作示意圖

(10) 不設(shè)定觸發(fā)條件采集數(shù)據(jù)。點(diǎn)擊工具欄的“ ”圖標(biāo)，開始采集數(shù)據(jù)。整體結(jié)果如圖5-52 所示，單擊工具欄的“ ”按鍵，可放大信號(hào)，局部結(jié)果如圖5-53 所示。從分析結(jié)果可以看出，本設(shè)計(jì)在FPGA中成功地完成了8 比特計(jì)數(shù)器的功能。

圖5-52 Analyzer分析結(jié)果整體示意圖

(11) 設(shè)定觸發(fā)條件采集數(shù)據(jù)。在“Trigger Setup”欄Match 區(qū)域的“M0: Trigger Port0”行的Value 列輸入觸發(fā)條件“0000_0000”，如圖5-54 所示。

點(diǎn)擊工具欄的“ ”圖標(biāo)，開始采集數(shù)據(jù)，可以看到，采集結(jié)果的第一個(gè)數(shù)為0，如圖5-55 所示。當(dāng)然，
用戶可以根據(jù)需要設(shè)置更復(fù)雜的觸發(fā)條件。

(12) 利用Bus Plot 功能繪制輸出信號(hào)波形。在工程區(qū)雙擊“Bus Plot”命令，然后在彈出窗口的“Bus Selection”區(qū)域選中“dout”，則會(huì)將采集數(shù)據(jù)以圖形方式顯示出來，如圖5-56 所示。由于本設(shè)計(jì)是8 比特加1 計(jì)數(shù)器，因此其波形就是幅度為0 到255 的鋸齒波。

圖5-56 8計(jì)數(shù)器的波形示意圖