FPGA實戰(zhàn)開發(fā)技巧（3）

5.3.1 綜合工具XST的使用

所謂綜合，就是將HDL語言、原理圖等設(shè)計輸入翻譯成由與、或、非門和RAM、觸發(fā)器等基本邏輯單元的邏輯連接( 網(wǎng)表)，并根據(jù)目標(biāo)和要求( 約束條件) 優(yōu)化所生成的邏輯連接，生成EDF 文件。XST 內(nèi)嵌在ISE 3 以后的版本中，并且在不斷完善。此外，由于XST 是賽靈思公司自己的綜合工具，對于部分賽靈思芯片獨有的結(jié)構(gòu)具有更好的融合性。

完成了輸入、仿真以及管腳分配后就可以進行綜合和實現(xiàn)了。在過程管理區(qū)雙擊Synthesize-XST，如圖5-1所示，就可以完成綜合，并且能夠給出初步的資源消耗情況。圖5-2 給出了模塊所占用的資源。

圖5-1 設(shè)計綜合窗口

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圖5-2 綜合結(jié)果報告

綜合可能有3 種結(jié)果：如果綜合后完全正確，則在Synthesize-XST 前面有一個打鉤的綠色小圈圈；如果有警告，則出現(xiàn)一個帶感嘆號的黃色小圓圈；如果有錯誤，則出現(xiàn)一個帶叉的紅色小圈圈。綜合完成之后，可以通過雙擊View RTL Schematics 來查看RTL 級結(jié)構(gòu)圖，察看綜合結(jié)構(gòu)是否按照設(shè)計意圖來實現(xiàn)電路。ISE 會自動調(diào)用原理圖編輯器ECS 來瀏覽RTL 結(jié)構(gòu)。對于一個計數(shù)器，其RTL 結(jié)構(gòu)圖如圖5-3 所示，綜合結(jié)果符合設(shè)計者的意圖，調(diào)用了加法器和寄存器來完成邏輯。

圖5-3 經(jīng)過綜合后的RTL級結(jié)構(gòu)圖

2．綜合參數(shù)的設(shè)置

一般在使用XST 時，所有的屬性都采用默認值。其實XST 對不同的邏輯設(shè)計可提供豐富、靈活的屬性配置。下面對ISE9.1 中內(nèi)嵌的XST 屬性進行說明。打開ISE 中的設(shè)計工程，在過程管理區(qū)選中“Synthesis –XST”并單擊右鍵，彈出界面如圖5-4 所示。

圖5-4 綜合選項

由圖5-4 可以看出，XST 配置頁面分為綜合選項(Synthesis Options)、HDL 語言選項(HDL Options) 以及賽靈思特殊選項(Xilinx Specific Options) 等三大類，分別用于設(shè)置綜合的全局目標(biāo)和整體策略、HDL 硬件語法規(guī)則以及賽靈思特有的結(jié)構(gòu)屬性。

1) 綜合選項參數(shù)

綜合參數(shù)配置界面如圖5-4 所示，包括8 個選項，具體如下所列：

【Optimization Goal】：優(yōu)化的目標(biāo)。該參數(shù)決定了綜合工具對設(shè)計進行優(yōu)化時，是以面積還是以速度作為優(yōu)先原則。面積優(yōu)先原則可以節(jié)省器件內(nèi)部的邏輯資源，即盡可能地采用串行邏輯結(jié)構(gòu)，但這是以犧牲速度為代價的。而速度優(yōu)先原則保證了器件的整體工作速度，即盡可能地采用并行邏輯結(jié)構(gòu)，但這樣將會浪費器件內(nèi)部大量的邏輯資源，因此，它是以犧牲邏輯資源為代價的。

【Optimization Effort】：優(yōu)化器努力程度。這里有【normal】和【high】兩種選擇方式。對于【normal】，優(yōu)化器對邏輯設(shè)計僅僅進行普通的優(yōu)化處理，其結(jié)果可能并不是最好的，但是綜合和優(yōu)化流程執(zhí)行地較快。如果選擇【high】，優(yōu)化器對邏輯設(shè)計進行反復(fù)的優(yōu)化處理和分析，并能生成最理想的綜合和優(yōu)化結(jié)果，在對高性能和最終的設(shè)計通常采用這種模式；當(dāng)然在綜合和優(yōu)化時，需要的時間較長。

【Use Synthesis Constraints File】：使用綜合約束文件。如果選擇了該選項，那么綜合約束文件XCF 有效。

【Synthesis Constraints File】：綜合約束文件。該選項用于指定XST 綜合約束文件XCF 的路徑。

【Global Optimization Goal】：全局優(yōu)化目標(biāo)。可以選擇的屬性包括有【AllClockNets】、【Inpad To
Outpad】、【Offest In Before】、【Offest Out After】、【Maximm Delay】。該參數(shù)僅對FPGA 器件有效，可用于選擇所設(shè)定的寄存器之間、輸入引腳到寄存器之間、寄存器到輸出引腳之間，或者是輸入引腳到輸出引腳之間邏
輯的優(yōu)化策略。

【Generate RTL Schematic】：生成寄存器傳輸級視圖文件。該參數(shù)用于將綜合結(jié)果生成RTL 視圖。

【W(wǎng)rite Timing Constraints】：寫時序約束。該參數(shù)僅對FPGA 有效，用來設(shè)置是否將HDL 源代碼中用于控制綜合的時序約束傳給NGC 網(wǎng)表文件，該文件用于布局和布線。

【Verilog 2001】：選擇是否支持Verilog 2001 版本。

HDL語言選項

HDL 語言選項的配置界面如圖5-5 所示，包括16 個選項，具體如下所列：

圖5-5 HDL語言選項的配置界面選項