底層內(nèi)嵌功能單元與軟核、硬核以及固核

6、底層內(nèi)嵌功能單元

內(nèi)嵌功能模塊主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等軟處理核(Soft Core)?，F(xiàn)在越來(lái)越豐富的內(nèi)嵌功能單元，使得單片FPGA 成為了系統(tǒng)級(jí)的設(shè)計(jì)工具，使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向SOC 平臺(tái)過(guò)渡。

DLL 和PLL 具有類(lèi)似的功能，可以完成時(shí)鐘高精度、低抖動(dòng)的倍頻和分頻，以及占空比調(diào)整和移相等功能。賽靈思公司生產(chǎn)的芯片上集成了DCM 和DLL，Altera 公司的芯片集成了PLL，Lattice 公司的新型芯片上同時(shí)集成了PLL 和DLL。PLL 和DLL 可以通過(guò)IP 核生成的工具方便地進(jìn)行管理和配置。DLL 的結(jié)構(gòu)如圖2-8 所示。

7. 內(nèi)嵌專(zhuān)用硬核

內(nèi)嵌專(zhuān)用硬核是相對(duì)底層嵌入的軟核而言的，指FPGA 處理能力強(qiáng)大的硬核(Hard Core)，等效于ASIC 電路。為了提高FPGA 性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專(zhuān)用的硬核。例如：為了提高FPGA 的乘法速度，主流的FPGA 中都集成了專(zhuān)用乘法器；為了適用通信總線與接口標(biāo)準(zhǔn)，很多高端的FPGA 內(nèi)部都集成了串并收發(fā)器(SERDES)，可以達(dá)到數(shù)十Gbps 的收發(fā)速度。

賽靈思公司的高端產(chǎn)品不僅集成了Power PC 系列CPU，還內(nèi)嵌了DSP Core 模塊，其相應(yīng)的系統(tǒng)級(jí)設(shè)計(jì)工具是EDK 和Platform Studio，并依此提出了片上系統(tǒng)(System on Chip) 的概念。通過(guò)PowerPC?、Miroblaze、Picoblaze 等平臺(tái)，能夠開(kāi)發(fā)標(biāo)準(zhǔn)的DSP 處理器及其相關(guān)應(yīng)用，達(dá)到SOC 的開(kāi)發(fā)目的。

此外，新推出賽靈思的FPGA 系列如Virtex-5 LXT 還內(nèi)建了PCI Express 和三態(tài)以太網(wǎng)MAC 硬核(TEMAC)，與軟核實(shí)現(xiàn)方式相比，硬核可以把功耗降低5~10 倍, 節(jié)約將近90% 的邏輯資源。

Xilinx 三態(tài)以太網(wǎng)MAC 核是一個(gè)可參數(shù)化的核，非常適合在網(wǎng)絡(luò)設(shè)備中使用, 例如開(kāi)關(guān)和路由器等?？啥ㄖ频腡EMAC 核使系統(tǒng)設(shè)計(jì)者能夠?qū)崿F(xiàn)寬范圍的集成式以太網(wǎng)設(shè)計(jì)，從低成本10/100 以太網(wǎng)到性能更高的1GB端口。TEMAC 核設(shè)計(jì)符合 IEEE 802.3 規(guī)范的要求，并且可以在 1000Mbps、100 Mbps 和 10 Mbps 模式下運(yùn)行。

另外，它還支持半雙工和全雙工操作。TEMAC 核通過(guò) Xilinx CORE Generator? 工具提供，是 Xilinx 全套以太
網(wǎng)解決方案的一部分。

2.1.3 軟核、硬核以及固核的概念

IP(Intelligent Property) 核是具有知識(shí)產(chǎn)權(quán)核的集成電路芯核總稱(chēng)，是經(jīng)過(guò)反復(fù)驗(yàn)證過(guò)的、具有特定功能的宏模塊，與芯片制造工藝無(wú)關(guān)，可以移植到不同的半導(dǎo)體工藝中。到了SOC 階段，IP 核設(shè)計(jì)已成為ASIC 電路設(shè)計(jì)公司和FPGA 提供商的重要任務(wù)，也是其實(shí)力體現(xiàn)。對(duì)于FPGA 開(kāi)發(fā)軟件，其提供的IP 核越豐富，用戶(hù)的設(shè)計(jì)就越方便，其市場(chǎng)占用率就越高。目前，IP 核已經(jīng)變成系統(tǒng)設(shè)計(jì)的基本單元，并作為獨(dú)立設(shè)計(jì)成果被交換、轉(zhuǎn)讓和銷(xiāo)售。
從IP核的提供方式上，通常將其分為軟核、固核和硬核這3類(lèi)。從完成IP核所花費(fèi)的成本來(lái)講，硬核代價(jià)最大；從使用靈活性來(lái)講，軟核的可復(fù)用使用性最高。

1． 軟核(Soft IP Core)

軟核在EDA 設(shè)計(jì)領(lǐng)域指的是綜合之前的寄存器傳輸級(jí)(RTL) 模型；具體在FPGA 設(shè)計(jì)中指的是對(duì)電路的硬件語(yǔ)言描述，包括邏輯描述、網(wǎng)表和幫助文檔等。軟核只經(jīng)過(guò)功能仿真，需要經(jīng)過(guò)綜合以及布局布線才能使用。其優(yōu)點(diǎn)是靈活性高、可移植性強(qiáng)，允許用戶(hù)自配置；缺點(diǎn)是對(duì)模塊的預(yù)測(cè)性較低，在后續(xù)設(shè)計(jì)中存在發(fā)生錯(cuò)誤的可能性，有一定的設(shè)計(jì)風(fēng)險(xiǎn)。軟核是IP 核應(yīng)用最廣泛的形式。

2． 固核(Firm IP Core)

固核在EDA 設(shè)計(jì)領(lǐng)域指的是帶有平面規(guī)劃信息的網(wǎng)表；具體在FPGA 設(shè)計(jì)中可以看做帶有布局規(guī)劃的軟核，通常以RTL 代碼和對(duì)應(yīng)具體工藝網(wǎng)表的混合形式提供。將RTL 描述結(jié)合具體標(biāo)準(zhǔn)單元庫(kù)進(jìn)行綜合優(yōu)化設(shè)計(jì)，形成門(mén)級(jí)網(wǎng)表，再通過(guò)布局布線工具即可使用。和軟核相比，固核的設(shè)計(jì)靈活性稍差，但在可靠性上有較大提高。目前，固核也是IP 核的主流形式之一。

3． 硬核 (Hard IP Core)

硬核在EDA 設(shè)計(jì)領(lǐng)域指經(jīng)過(guò)驗(yàn)證的設(shè)計(jì)版圖；具體在FPGA 設(shè)計(jì)中指布局和工藝固定、經(jīng)過(guò)前端和后端驗(yàn)證的設(shè)計(jì)，設(shè)計(jì)人員不能對(duì)其修改。不能修改的原因有兩個(gè)：首先是系統(tǒng)設(shè)計(jì)對(duì)各個(gè)模塊的時(shí)序要求很?chē)?yán)格，不允許打亂已有的物理版圖；其次是保護(hù)知識(shí)產(chǎn)權(quán)的要求，不允許設(shè)計(jì)人員對(duì)其有任何改動(dòng)。IP 硬核的不許修改特點(diǎn)使其復(fù)用有一定的困難，因此只能用于某些特定應(yīng)用，使用范圍較窄。