三種使用PCI Express IP的節(jié)能技術

摘要

將PCI Express用于計算應用（服務器、組網、筆記本電腦等）的連通性方面在一段時間內相當流行，同時，在較小的、電池動力裝置（電話、平板電腦、手表等）內的使用正變得更加廣泛。由于計算應用環(huán)境下設備之間數據通信量的增加，產生較大的功率要求，正是由于該原因，設計人員致力于尋找降低其SOC在低強度或空閑時期功率的方法。較小的、電池動力裝置常處于空閑和深度睡眠模式，但對于這類深度節(jié)電模式，其代價是，切換回正常工作模式時恢復時間較長。

對于使用PCI Express的設計人員，通過將PCI Express IP集成在其SOC中，對其目標應用的功率產生了積極的影響，這是因為除了協議所提供的節(jié)能技術之外，還有高級功率管理技術可以控制功耗。采用時鐘門控技術可以處理動態(tài)功耗事宜，但對靜態(tài)功耗無任何作用。電源門控技術是實現最大程度節(jié)能的理想選擇，這是因為它能降低因縮小的特征尺寸而導致更大的靜態(tài)功耗。在深度節(jié)電模式下，電源門控PCI Express IP在典型情況下需要PCI Express鏈路再訓練或再配置，并將延長恢復時間，這在很多情形下是不希望的，所以是一項重大挑戰(zhàn)。

在本文中，以PCI Express IP為例，介紹了三種節(jié)能技術，以及設計人員如何使用協議和設計工具的功率管理特性來為需要快速恢復的裝置提供高能效SoC的方法。

1. 時鐘門控技術：綜合工具
現代綜合工具提供了數種時鐘功率管理技術，如傳統的時鐘門控和自門控。在傳統時鐘門控方面，綜合工具尋找條件，將其組合在一起以形成時鐘使能（EN），這樣可以關斷時鐘到觸發(fā)器的通路。這里介紹集成式時鐘門控（ICG）單元，使用EN，對系列觸發(fā)器的時鐘進行關斷，如圖1所示。對于自門控技術，如果觸發(fā)器的輸入不變，將關斷觸發(fā)器時鐘；觸發(fā)器的的輸出與輸入異或，用作ICG中的時鐘使能（EN）。

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圖1. 傳統的時鐘門控（左）與自門控（右）

本策略導致了高能效CE，但由于額外的邏輯開銷，面積略有增大。綜合工具通常在插入傳統時鐘門后使用自門控，以增強CE，針對面積權衡，進一步降低能耗。使用功率分析工具，可對該自動方法進行評估和優(yōu)化，它能通報已有時鐘門的效率，并揭示進一步插入時鐘門的機會。對于數種使用情形，這類報告可用于進一步優(yōu)化時鐘門插入。

優(yōu)化的傳統時鐘門控和PCI Express IP能實現至少40%的節(jié)能效果，并會將28納米技術節(jié)點上的面積降低約9%。
傳統時鐘門插入之后的自門控策略能夠降低至少5%的能耗，并會使面積增大約1%。在16納米FinFET （16FF）技術節(jié)點上，綜合工具時鐘門控（傳統時鐘門控+自門控）能達到25%的節(jié)能效果。圖2。

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圖2. 時鐘門控工具的節(jié)能效果

2. 時鐘門控技術： PCI Express IP
雖然工具插入式時鐘節(jié)能技術能夠顯著降低功耗，它們并未完全考慮設計層次。從設計方面獲取的CE僅作用于觸發(fā)器上，僅在每一觸發(fā)器的時鐘輸入處選通時鐘，如圖3所示。存在這方面的抱怨，工具插入式時鐘門控過于“細微”，未考慮穿過整個層次的時鐘樹。

時鐘樹包括分布在整個設計中的時鐘驅動和時鐘門控單元，切換與驅動邏輯無關。對于高度復雜的設計，時鐘樹會消耗至少25%的待機功耗。在層次結構的根部關斷時鐘，可降低功耗，原因在于時鐘樹切換，這是一種需要考慮到架構的設計決定。

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圖3. 時鐘脈沖門插入后的典型設計

作為示例，考慮PCI Express IP設計和ARM? AMBA?接口以及3個時鐘域，如圖4所示。AMBA主設備接收PCI Express請求，并將其轉換為AMBA事務，所述事務將被發(fā)送至AMBA主時鐘上的應用層。AMBA從設備處理從應用層傳出的AMBA事務，在AMBA從時鐘上將其轉換為PCI Express請求。剩余塊執(zhí)行具體的PCI Express功能，對在核時鐘或參考時鐘線上的往返請求進行處理。

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圖4. PCI Express IP和3個時鐘域

存在多種具有AMBA主/從空閑的場景，完全獨立于PCI Express鏈路狀態(tài)：
1. 對于從線路來的入站請求，需要本地核時鐘域和AMBA主時鐘域，以保持運行，同時關斷AMBA從時鐘。
2. 對于來自應用層的出站請求，需要AMBA從時鐘和本地核時鐘域保持運行，同時關斷AMBA主時鐘。
3. 對于不需要應用邏輯干預的入站/出站請求，僅需要本地核時鐘域，與此同時，可關斷AMBA主和從時鐘。

結構模塊中的時鐘門控不需要遵守PCI Express的鏈路功率管理狀態(tài)。如果在特定方向上沒有未決請求，可斷開待機結構模塊的時鐘。在AMBA主從時鐘塊中，可在根部關斷時鐘，從而降低特定時鐘樹消耗的功率。對于情形3，在PCI Express IP中實施相同方案能夠節(jié)省至少10%的功率，并將待機處理效率提高至少10%。

在表1中，介紹了滿負荷通信和待機狀態(tài)下的功耗，采用和未采用結構化時鐘門控實施。

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表1. 關于結構化時鐘門控實施的功耗比較

3. 時鐘門控和電源門控技術：PCI Express協議
PCI Express協議允許實施功率優(yōu)化，其方式是通過更精細的鏈路狀態(tài)實現，L0、L1（子狀態(tài)）和L2/L3，根據規(guī)范將其定義為功率管理狀態(tài)。要想退出L2和L3狀態(tài)，需恢復電源并再次對鏈路進行訓練，從而導致更長的恢復時間。在L0和L1（子狀態(tài)）下，采用時鐘門控技術以便將恢復時間降至最低?？紤]在章節(jié)2中介紹的PCI Express IP設計，在L0下，可選通AMBA主從時鐘，具體情況取決于L0下的路徑方向，而在L1子狀態(tài)下不需要參考時鐘。因此，即使在不停止鎖相環(huán)（PLL）的情況下也能斷開本地核心時鐘，PLL可生成核心時鐘以避免重啟PLL時的延遲。該情形下的功耗是所有時鐘門控技術中最低的，僅在數字和模擬電路中存在泄漏功率。

如果能夠容忍高至5倍的恢復時間，就能在L1.1子狀態(tài)下斷開PLL和發(fā)送器/接收器，與僅具有時鐘門控的L1.1子狀態(tài)相比，可實現高至97.5%的節(jié)能效果。如果能夠容忍高至15倍的恢復時間，在L1.2子狀態(tài)下甚至能斷開共模電壓，將功耗降至0.05%。

PCI Express提供了基于消息的系統功率處理協助技術，如延遲容許通報（LTR）和優(yōu)化緩沖清除/填滿（OBFF）。使用LTR，能夠將下游裝置容許的最大延遲傳遞到上游，使得主機軟件能夠了解無縫鏈路操作所需的恢復時間。使用OBFF，主機軟件能夠將系統狀態(tài)傳輸至具有主線總控能力的下游裝置，使用它們來優(yōu)化傳輸排程，并使系統在節(jié)能模式下工作的時間更長。例如，如果系統處于低功率狀態(tài)，例行DMA傳輸會出現延遲。對于從LTR收集的信息，它能用于決定將待機時間延長多少，以便允許更高的貌似可行的節(jié)能。

結論
在具有預期快速恢復時間的零散通信和待機過程中，功率管理對于裝置尤為重要。采用基于工具的設計相關和協議相關時鐘門控技術，對于諸如PCI Express的接口IP設計，可實現最大節(jié)能。當需要近乎為零的恢復時間時，時鐘門控解決方案可達到優(yōu)異的結果。通過避免PCI Express鏈路再訓練和再配置，可實現最大節(jié)能和更快的恢復時間。

對于Synopsys針對PCI Express技術的DesignWare IP解決方案，它利用了基于工具的時鐘門插入技術的優(yōu)點。

包括依賴并獨立于PCI Express鏈路功率狀態(tài)的結構化時鐘門控塊；

支持L1子狀態(tài)下的PCI Express時鐘功率管理；

提供電源門控解決方案，以及針對L1.2子狀態(tài)的功率島和寄存器保持方法（避免鏈路再訓練），支持功率管理協助特性，如延遲容許通報（LTR）和優(yōu)化緩沖清除/填滿（OBFF）。

支持所有的PCI Express功率管理功能，包含更長的恢復時間，如動態(tài)上下鏈路配置和L2/L3功率門控。

使用支持這些特性的PCI Express IP，可幫助設計人員提供高能效SoC。

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