Zynq SoC的特性及其設(shè)計(jì)實(shí)現(xiàn)

賽靈思 Zynq?-7000 All Programmable SoC 系列代表了嵌入式設(shè)計(jì)的新局面，為嵌入式系統(tǒng)工程設(shè)計(jì)群體帶來前所未有的高性能和靈活性。這些產(chǎn)品在單個(gè)器件上集成了特性豐富的雙核 ARM? Cortex-A9 MPCore處理系統(tǒng)和賽靈思可編程邏輯。3,000 多個(gè)互聯(lián)點(diǎn)將片上處理系統(tǒng) (PS) 與片上可編程邏輯 (PL) 相連，使兩個(gè)片上系統(tǒng)之間的性能達(dá)到了任何雙芯片處理器 FPGA 都無法匹敵的高度。賽靈思在 2011 年發(fā)布這款 Zynq SoC 器件時(shí)，便立即得到了很多精通硬件設(shè)計(jì)語言和方法以及嵌入式軟件開發(fā)的嵌入式系統(tǒng)工程師和架構(gòu)師的追捧。如今，首款 Zynq SoC 已被用于無線基礎(chǔ)設(shè)施、智能工廠和智能視頻/視覺等多種嵌入式應(yīng)用領(lǐng)域，并且快速成為高級駕駛員輔助系統(tǒng)約定俗成的標(biāo)準(zhǔn)平臺。

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為了讓這款性能卓越的器件能夠被具有很強(qiáng)軟件背景但沒有 HDL 經(jīng)驗(yàn)的嵌入式工程師所用，賽靈思在今年年初推出了基于 Eclipse 的 SDSoC集成開發(fā)環(huán)境，使軟件工程師能夠?qū)?Zynq SoC 中的可編程邏輯和 ARM 處理系統(tǒng)進(jìn)行編程。

我們仔細(xì)了解一下 Zynq SoC [1] 的特性以及軟件工程師如何利用 SDSoC 環(huán)境來創(chuàng)建用任何其他“處理器+FPGA”系統(tǒng)均無法實(shí)現(xiàn)的系統(tǒng)設(shè)計(jì)。為進(jìn)行研究，我們將使用包含一個(gè) Zynq Z-7020-1 器件的賽靈思 ZC702 評估板 [2] 作為硬件平臺。

如圖 1 所示，Zynq SoC 包含兩大功能模塊：PS（包含應(yīng)用處理器單元、存儲器接口、外設(shè)和互聯(lián)）和 PL（傳統(tǒng)的 FPGA 架構(gòu)）。

PS 和 PL 通過與 ARM? AMBA? AXI4 接口兼容的互聯(lián)鏈路緊密耦合在一起。四個(gè)高性能 (HP) AXI4 接口端口將 PL 連接到 PS 中的異步 FIFO 接口 (AFI) 模塊，從而在 PL和 PS 存儲器系統(tǒng)（DDR 和片上存儲器）之間提供一條高吞吐量的數(shù)據(jù)路徑。AXI4 加速器一致性端口 (ACP) 允許直接從 PL 主設(shè)備對 L1 和 L2 高速緩存進(jìn)行低時(shí)延的一致性訪問。通用 (GP) 端口包含可從 PS 和 PL 訪問的低性能通用端口。

在傳統(tǒng)的以硬件設(shè)計(jì)為核心的流程中，通過使用賽靈思的 Vivado? Design Suite 在 Zynq SoC 上設(shè)計(jì)嵌入式系統(tǒng)大致需要四個(gè)步驟：

1. 系統(tǒng)架構(gòu)師確定硬件-軟件分區(qū)方案。計(jì)算密集型算法最適合硬件。特性分析結(jié)果是鑒別性能瓶頸以及在數(shù)據(jù)移動(dòng)成本與加速優(yōu)勢之間進(jìn)行權(quán)衡研究的基礎(chǔ)。

2. 硬件工程師處理被分到硬件中的功能，并將它們轉(zhuǎn)換或設(shè)計(jì)成 IP 核，例如，用 Vivado 取代VHDL 或 Verilog ；用 Vivado 高層次綜合 (HLS) 實(shí)現(xiàn) C/C++ 高層次綜合[3]，或者用 Vivado System Generator for DSP 實(shí)現(xiàn)模型化設(shè)計(jì) [4]。

3. 然后，工程師使用 Vivado IP Integrator [5]創(chuàng)建整個(gè)嵌入式系統(tǒng)的模塊化設(shè)計(jì)。整個(gè)系統(tǒng)的開發(fā)需要用到不同的數(shù)據(jù)移動(dòng)工具（AXI-DMA、AXI Memory Master、AXI-FIFO 等），以及連接 PL IP 與 PS 的AXI 接口（GP、HP 和 ACP）。一旦 IP Integrator 中所有設(shè)計(jì)規(guī)則檢查都通過，就可將項(xiàng)目導(dǎo)出至賽靈思軟件開發(fā)套件 (SDK) [6]。

4. 軟件工程師使用賽靈思 SDK 開發(fā)針對 PS 中 ARM處理器的驅(qū)動(dòng)程序和應(yīng)用。

最近幾年，賽靈思對 Vivado Design Suite 的簡便易用性實(shí)現(xiàn)了顯著提高，該套件能夠讓工程師縮短 IP 開發(fā)時(shí)間以及 IP 模塊連接步驟（上述步驟 2 以及步驟 3 的部分內(nèi)容）。就 IP 開發(fā)而言，采用這些最新設(shè)計(jì)技術(shù)（例如在 Vivado HLS 工具中實(shí)現(xiàn) C/C++高層次綜合；用 Vivado System Generator for DSP 實(shí)現(xiàn)模型化設(shè)計(jì)）可以顯著縮短開發(fā)和驗(yàn)證時(shí)間，同時(shí)讓設(shè)計(jì)團(tuán)隊(duì)能夠使用高層次抽象探索更大的架構(gòu)范圍。對于使用 VHDL 或 Verilog 需要數(shù)周才能完成的設(shè)計(jì)，利用新型工具只需數(shù)天就能完成。

SDSoC 環(huán)境會自動(dòng)安排所有必要的賽靈思工具，以生成針對 Zynq SoC 的完整軟硬件系統(tǒng)，而且所需的用戶介入程度很小。

賽靈思通過 Vivado IP Integrator 可進(jìn)一步強(qiáng)化流程。Vivado Design Suite 的這個(gè)功能使設(shè)計(jì)人員只需要在圖形用戶界面 (GUI) 中連接 IP 模塊，就可以設(shè)計(jì)復(fù)雜的硬件系統(tǒng)（嵌入式或非嵌入式），從而實(shí)現(xiàn)快速的硬件系統(tǒng)集成。

新的 Vivado Design Suite 功能可幫助設(shè)計(jì)與開發(fā)團(tuán)隊(duì)簡化 Zynq SoC 的使用。但對于以硬件為中心的優(yōu)化流程而言，要縮短探索不同數(shù)據(jù)移動(dòng)工具和 PS-PL接口（步驟 3 的一部分）以及寫入和調(diào)試驅(qū)動(dòng)程序與應(yīng)用（步驟 4）所需的開發(fā)時(shí)間，辦法并不多。如果整個(gè)系統(tǒng)不能滿足吞吐量、時(shí)延或占位面積等方面的設(shè)計(jì)要求，那么設(shè)計(jì)團(tuán)隊(duì)不得不修改步驟 3 中的系統(tǒng)連接，以重構(gòu)硬件架構(gòu)。這些修改會不可避免地導(dǎo)致步驟 4 中的軟件應(yīng)用發(fā)生變化。有些情況下，加速不足或者硬件利用率過高會迫使開發(fā)團(tuán)隊(duì)重新考慮最初的軟硬件分區(qū)。多個(gè)硬件和軟件團(tuán)隊(duì)將不得不再次反復(fù)設(shè)計(jì)系統(tǒng)，以探索可能滿足最終要求的其他架構(gòu)。