Vivado時鐘的兩大特性

時鐘延遲（Clock Latency）

FPGA內(nèi)部時鐘通常由外部時鐘源提供，經(jīng)過PLL/MMCM生成內(nèi)部所用時鐘。從時鐘源比如晶振或者上游芯片經(jīng)過板級走線到FPGA的專用時鐘管腳，這個過程必然有板級走線延遲；由create_clock定義的時鐘端口到同步原件的時鐘端口也必然有延遲。這兩類延遲共同構(gòu)成了時鐘延遲，前者為時鐘源延遲（Source Latency），后者為時鐘網(wǎng)絡(luò)延遲（Network Latency)。兩者的關(guān)系如下圖所示。

對于時鐘網(wǎng)絡(luò)延遲，Vivado為自行分析計算。對于時鐘源延遲，可通過set_clock_latency來定義。如下Tcl腳本所示。
# Minimum source latencyvalue for clock sysClk (for both Slow and Fast corners)
set_clock_latency -source-early 0.2 [get_clocks sysClk]
# Maximum source latencyvalue for clock sysClk (for both Slow and Fast corners)
set_clock_latency -source -late 0.5 [get_clocks sysClk]

時鐘的不確定性（Clock Uncertainty）

我們先看一下時鐘不確定性的計算公式，如下圖紅色方框所示，在Vivado中打開時序路徑，選中其中的Clock Uncertainty后面的數(shù)據(jù)，點(diǎn)擊即可出現(xiàn)明確的計算公式。

這個公式表明，時鐘的不確定性主要的構(gòu)成因素為時鐘抖動，包括輸入抖動（Input Jitter）和系統(tǒng)抖動（System Jitter）。時鐘抖動的具體概念可形象地用如下圖表示，時鐘周期為10ns的理想的時鐘上升沿應(yīng)該在0ns，緊鄰之的下降沿應(yīng)該在5ns，但因?yàn)槎秳樱仙乜赡軙霈F(xiàn)在0.1ns，下降沿出現(xiàn)在5.1ns。
在Vivado中可通過set_clock_uncertainty來設(shè)定時鐘的不確定性。如下Tcl腳本所示。
set_clock_uncertainty-setup 0.213 [get_clocks wbClk]
set_clock_uncertainty-hold 0.167 [get_clocks wbClk]

設(shè)定時鐘的不確定性的一個好處是可以在時序分析時時序過約束，而避免直接修改時鐘周期。