基于XC3S400和CY7C68013多路數(shù)據(jù)采集電路的設(shè)計

摘要: 介紹了一個基于FPGA 的多通道信號采集電路。該電路以FPGA 芯片XC3S400 作為電路的主控制器，采用電子開關(guān)ADG708 對7 路信號進行了循環(huán)采集，使用AD7667 作為模數(shù)轉(zhuǎn)換器，由主控制器FPGA 控制，將采集到的模擬信號轉(zhuǎn)換為數(shù)字信號。然后，通過單片機CY7C68013 與上位機通信，將采集到的信號通過上位機軟件讀出并畫圖顯示。通過試驗已驗證了該采集電路的功能的有效性。

0 引言

數(shù)據(jù)采集是信號處理過程中非常重要的一個環(huán)節(jié)，現(xiàn)場可編程門陣列FPGA 具有高集成度、高效率、設(shè)計靈活以及功耗低等特點，F(xiàn)PGA 以其特有的復雜硬件邏輯控制能力與實時性、同步性被廣泛應用到數(shù)據(jù)采集存儲系統(tǒng)中［1 － 2］。本設(shè)計提出了一種基于FPGA 的多通道數(shù)據(jù)采集電路的設(shè)計方法。主要用來獲取飛行器在飛行過程中的各種飛行參數(shù)，供其降落后回收原始數(shù)據(jù)，通過上位機軟件在PC 機中讀取飛行原始數(shù)據(jù)并實現(xiàn)原始數(shù)據(jù)的拆分以及繪圖，供試驗后進行數(shù)據(jù)分析，從而對飛行器的各項性能進行評估和驗證。

1 硬件電路設(shè)計

1． 1 硬件電路的功能

該電路完成記錄儀的采集功能，采集一路直流電壓信號和6 路振動傳感器信號，具體指標如下:
( 1) 直流電壓: 測量范圍: 0 ～ 100V; 精度: 1%; 采樣率: 50kHz。
( 2) 振動傳感器信號: 測量范圍: ± 10g; 精度:1%; 采樣率: 10kHz。

另外，該電路完成與上位機之間的通信，控制整個記錄儀的工作狀態(tài)。通過配套的上位機軟件對記錄儀下發(fā)各種命令，并將轉(zhuǎn)換存儲到flash 中的數(shù)字信號上傳到上位機供分析。

1． 2 硬件電路的原理

電路工作框圖如圖1 所示，待采集模擬信號經(jīng)前級調(diào)理電路跟隨調(diào)理后，主控制器FPGA 控制模擬開
關(guān)切換通道，實現(xiàn)了對6 路傳感器振動模擬量以及1路直流電壓的循環(huán)采集，F(xiàn)PGA 控制模數(shù)轉(zhuǎn)換器AD7667，將采集到的模擬信號轉(zhuǎn)換為數(shù)字信號并寫入flash 存儲器。試驗后，通過USB2． 0 接口連接到上位機，用上位機軟件對單片機發(fā)送讀數(shù)命令，將flash 存儲器中的數(shù)據(jù)讀到上位機顯示并處理分析。圖1 中虛線部分為多通道采集控制模塊。

2 功能模塊化設(shè)計

對于一個復雜的系統(tǒng)，其功能具有多樣化，一般要求硬件設(shè)計采用功能模塊化的設(shè)計方法。把一個系統(tǒng)根據(jù)其功能的不同分解成多個模塊，各模塊具有相對獨立性，而局部范圍之間存在一定聯(lián)系，有助于系統(tǒng)設(shè)計、調(diào)試以及維護，又易于功能的擴展［3］。該電路設(shè)計過程中，主要功能模塊有采集記錄功能模塊和USB 接口模塊。其中，采集記錄模塊是整個電路的核心，主要任務是采集待測信號、上傳數(shù)據(jù)和控制其它電路。

2． 1 采集記錄模塊

2． 1． 1 采集模塊設(shè)計
采集記錄模塊主要完成2 個三軸振動傳感器( 共6 路) 和1 路直流電壓信號的采樣、編幀和記錄，原理框圖如圖2 所示。

直流電壓信號的測量范圍為0 ～ 100V，跟隨前需要進行分壓，將輸入芯片AD824 的電壓控制在0 ～3V，并用線性光耦HCNR201 進行電氣隔離，最后將電壓范圍調(diào)理到模擬開關(guān)ADG708 的模擬輸入電壓范圍0 ～ 5V。調(diào)理電路如圖3 所示。

6 路傳感器信號進入電路后，經(jīng)過放大器AD824跟隨調(diào)理輸出的信號與調(diào)理后的直流信號一起進入模擬電子開關(guān)ADG708，ADG708 由FPGA 控制，A0、A1、A2 地址線決定選擇一路信號輸出，輸出信號經(jīng)AD8031 跟隨后，增加了驅(qū)動能力，被AD7667 采樣。采樣字長為16 位，采集編幀后的數(shù)據(jù)存儲到flash 存儲器。采集電路設(shè)計如圖4 所示。

2． 1． 2 AD7667 模塊
AD7667 很容易被驅(qū)動，在本電路設(shè)計中采用AD8031 作為驅(qū)動器來增強信號的驅(qū)動能力，輸出的信號被送入AD7667 進行轉(zhuǎn)換。R48、C75 等阻容值采用AD7667 推薦值。

FPGA 控制AD7667，進入采集狀態(tài)后，先啟動AD7667 轉(zhuǎn)換，轉(zhuǎn)換完成后，以并行方式輸出數(shù)據(jù)。在硬件電路設(shè)計上，為節(jié)約FPGA 的I /O 資源，降低硬件成本，轉(zhuǎn)換得到的16 位的高精度數(shù)據(jù)以高8 位( byte = 1) 和低8 位( byte = 0) 分時從AD7667 的AD［7: 0］輸出［4］。

2． 1． 3 FPGA 模塊
該電路設(shè)計采用的FPGA 是XC2S400，該芯片有豐富的輸入輸出管腳和宏單元，通過VHDL 語言編程實現(xiàn)硬件邏輯功能，可以反復修改和擦除。

為了克服數(shù)據(jù)寫入FPGA 和讀出的速率不一致，此電路在FPGA 內(nèi)部構(gòu)建容量為2kB 的FIFO存儲器，具有數(shù)據(jù)緩沖的功能［4 － 5］。實際調(diào)試過程中得到，2kB 容量的大小遠遠大于該時段內(nèi)所能送來的最多數(shù)據(jù)量，這樣就避免了溢出而造成的數(shù)據(jù)丟失。

FPGA 控制電路采集模擬信號，經(jīng)過模數(shù)轉(zhuǎn)換器轉(zhuǎn)換后得到連續(xù)的數(shù)字信號，并將其寫入FIFO 緩存中。FPGA 實時檢測緩存器FIFO 的半滿信號，每檢測到該信號有效后，才開始從緩存器中讀取數(shù)據(jù)并轉(zhuǎn)發(fā)到flash 存儲器，當讀數(shù)速率較快并檢測到FIFO半滿信號無效時，停止讀數(shù)。這樣重復操作，實現(xiàn)數(shù)據(jù)的連續(xù)采集［6 － 8］。