基于FPGA的千兆以太網(wǎng)協(xié)議分析技術(shù) - 全文

0 引言

以太網(wǎng)是當(dāng)前最基本、最流行的局域網(wǎng)組網(wǎng)技術(shù)，為了適應(yīng)各種新開(kāi)展的業(yè)務(wù)如流視頻等，其速率也在不斷提高。千兆以太網(wǎng)是建立在以太網(wǎng)標(biāo)準(zhǔn)基礎(chǔ)之上的技術(shù)，具有高效、高速、高性能的特點(diǎn)，目前企業(yè)局域網(wǎng)甚至城域網(wǎng)的建設(shè)都會(huì)把千兆以太網(wǎng)技術(shù)作為首選的高速網(wǎng)絡(luò)技術(shù)。而千兆以太網(wǎng)協(xié)議分析技術(shù)是隨著計(jì)算機(jī)技術(shù)、現(xiàn)代通信技術(shù)、網(wǎng)絡(luò)技術(shù)的迅速發(fā)展而發(fā)展起來(lái)的，能夠應(yīng)對(duì)信息網(wǎng)絡(luò)的突發(fā)事件，迅速判斷網(wǎng)絡(luò)癱瘓和受攻擊部位，起到應(yīng)急反應(yīng)支援的作用。同時(shí)，隨著TCP/IP(Transmission Control Protocol/Internet Protocol) 的廣泛應(yīng)用和深入，TCP/IP 計(jì)算機(jī)網(wǎng)絡(luò)的建設(shè)、維護(hù)和故障診斷面臨著巨大的挑戰(zhàn)，急切需要千兆以太網(wǎng)協(xié)議分析技術(shù)的應(yīng)用。

1 工作原理

本文介紹的千兆以太網(wǎng)協(xié)議分析技術(shù)是基于FPGA(Field －Programmable Gate Array) 設(shè)計(jì)技術(shù)， 支持10M/100M/1 000M電口和光口測(cè)試，采用RJ45 和SFP 光口連接器形式；負(fù)責(zé)物理層及數(shù)據(jù)鏈路層的數(shù)據(jù)幀編輯、生成、捕獲、過(guò)濾、觸發(fā)、解碼和分析處理工作，IP 層以上的協(xié)議幀有軟件根據(jù)IEEE802.3 協(xié)議標(biāo)準(zhǔn)進(jìn)行操作。圖1、圖2 所示分別為本方案的發(fā)送部分、接收與分析部分的原理框圖。

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千兆以太網(wǎng)協(xié)議測(cè)試FPGA 內(nèi)部設(shè)計(jì)部分可以分為發(fā)送部分、接收分析部分和接口芯片寄存器管理部分。其中，發(fā)送部分完成發(fā)送、編輯和生成各種以太網(wǎng)數(shù)據(jù)流等功能，根據(jù)測(cè)試需要，發(fā)送部分可產(chǎn)生任意的MAC 地址、IP 地址、錯(cuò)誤的校驗(yàn)與錯(cuò)誤插入等非正常數(shù)據(jù)。其中，MAC 地址、IP 地址的設(shè)置種類(lèi)很多，可以設(shè)置為靜態(tài)、遞增、遞減、隨機(jī)等；接收分析部分完成以太網(wǎng)數(shù)據(jù)流統(tǒng)計(jì)、捕獲、解碼分析、信號(hào)性能統(tǒng)計(jì)等功能；根據(jù)測(cè)試需要，接收部分可選擇捕獲和統(tǒng)計(jì)需要的MAC地址、IP 地址、錯(cuò)誤的校驗(yàn)類(lèi)型與錯(cuò)誤插入類(lèi)型等的數(shù)據(jù)幀，其中可設(shè)置的過(guò)濾條件和觸發(fā)條件有MAC 地址、IP 地址、圖形1、圖形2、協(xié)議類(lèi)型和錯(cuò)誤類(lèi)型等。接口芯片寄存器管理部分完成對(duì)接口芯片BCM5421 寄存器的讀寫(xiě)操作與管理及串/ 并、并/ 串轉(zhuǎn)換功能。

2 設(shè)計(jì)實(shí)現(xiàn)

本文介紹的千兆以太網(wǎng)協(xié)議分析技術(shù)是通過(guò)千兆以太網(wǎng)收發(fā)器BCM5421 和大規(guī)模FPGA 組合的硬件平臺(tái)來(lái)實(shí)現(xiàn)的。由于千兆以太網(wǎng)支持電口和光口兩種接口方式、以太網(wǎng)協(xié)議復(fù)雜、千兆速度很高、邏輯控制龐大，在FPGA 設(shè)計(jì)及PCB 布板設(shè)計(jì)實(shí)現(xiàn)中，具有很高的難度。具體設(shè)計(jì)實(shí)現(xiàn)的電路框圖如圖3 所示。

千兆以太網(wǎng)信號(hào)經(jīng)過(guò)收發(fā)處理電路送入接口芯片，由接口芯片對(duì)信號(hào)進(jìn)行信號(hào)有效性、碰撞、編/ 解碼、點(diǎn)燈等操作，然后以8- bit 的串行數(shù)據(jù)流送入FPGA。在FPGA 內(nèi)需要完成MAC 層發(fā)送部分各種以太網(wǎng)幀的編輯、生成、數(shù)據(jù)編輯、錯(cuò)誤插入、并/ 串轉(zhuǎn)換、發(fā)送模式的設(shè)置等，完成MAC 層接收部分各種以太網(wǎng)幀的監(jiān)測(cè)、捕獲、過(guò)濾、解碼、查找錯(cuò)誤和評(píng)估性能等，MAC 層接口芯片的寄存器管理、讀寫(xiě)控制等；還有CPU 和硬件對(duì)SRAM、SDRAM的讀寫(xiě)、存儲(chǔ)操作等，具體實(shí)現(xiàn)過(guò)程如下所述。

2.1 千兆以太網(wǎng)協(xié)議分析接口電路設(shè)計(jì)

以太網(wǎng)測(cè)試模塊采用兩種接口方式：RJ45 電口和SFP 光電轉(zhuǎn)換模塊的光口。本技術(shù)實(shí)現(xiàn)方案采用的是接口收發(fā)器芯片BROADCOM公司的BCM5421S，完全支持IEEE802.3、自動(dòng)協(xié)商、碰撞檢測(cè)試、編/ 解碼、串/ 并變換等功能，符合10BASE- T、100BASE- TX和1000BASET標(biāo)準(zhǔn)。同時(shí)，支持RGMII、GMII、MII、TBI、RTBI、SGMII和SerDesMAC接口方式。

2.2 千兆以太網(wǎng)協(xié)議分析FPGA 內(nèi)部設(shè)計(jì)

由于千兆以太網(wǎng)協(xié)議分析整個(gè)工程太大、邏輯控制太復(fù)雜、傳輸速率很高，根據(jù)設(shè)計(jì)需要，采用的是Xilinx公司的Virtex4 系列的XC4VLX40- 11FFG668C，使用VHDL 語(yǔ)言進(jìn)行編程，F(xiàn)PGA主要完成以下功能：
(1)完成10M、100M、1 000M三種速率的各種協(xié)議層的功能；
(2)幀錯(cuò)誤和比特誤碼的插入和檢測(cè)統(tǒng)計(jì)功能；
(3)數(shù)據(jù)流以太網(wǎng)編/ 解幀、捕獲、過(guò)濾、各種性能指標(biāo)的計(jì)數(shù)器及累加功能；
(4)與BCM5421S、微處理器和存儲(chǔ)器(SRAM、SDRAM)之間數(shù)據(jù)傳送/ 接收的邏輯控制功能；
(5)與微處理器之間的數(shù)據(jù)與地址接口控制。

發(fā)送部分FPGA 設(shè)計(jì)包括幾個(gè)模塊：成幀器模塊、成幀控制信息及幀數(shù)據(jù)模塊、數(shù)據(jù)流模式發(fā)生器模塊、FIFO 模塊、地址譯碼及邏輯控制字電路模塊、誤碼插入電路模塊、地址發(fā)生器模塊、SRAM控制器模塊等。

CPU 總線分別對(duì)SRAM、FPGA 內(nèi)的DPRAM編寫(xiě)數(shù)據(jù)流的幀數(shù)據(jù)及控制信息，通過(guò)SRAM控制器對(duì)SRAM進(jìn)行讀寫(xiě)操作，由于以太網(wǎng)協(xié)議的幀長(zhǎng)度是以字節(jié)為單位的，故需要把SRAM的32 位數(shù)據(jù)轉(zhuǎn)換為8 位,再進(jìn)行處理。在FPGA 內(nèi)設(shè)計(jì)一個(gè)32 位進(jìn)8 位出的FIFO 來(lái)實(shí)現(xiàn)，然后在以太網(wǎng)數(shù)據(jù)流成幀器模塊中根據(jù)數(shù)據(jù)流控制信息、數(shù)據(jù)流發(fā)送模式、錯(cuò)誤及BIT 誤碼插入等控制信息把以字節(jié)為單位的數(shù)據(jù)流組成滿足各種要求的以太網(wǎng)幀。在成幀的同時(shí)，需要對(duì)發(fā)送的數(shù)據(jù)幀進(jìn)行8- bit 并行CRC 校驗(yàn)產(chǎn)生一個(gè)32- bit 的校驗(yàn)碼，根據(jù)幀格式要求加在數(shù)據(jù)幀的尾部，進(jìn)而通過(guò)8 比特輸出到接口芯片，由接口芯片進(jìn)行編碼輸出。具體實(shí)現(xiàn)框圖如圖4 的發(fā)送部分所示。其中，成幀器中包括前導(dǎo)碼生成模塊、MAC 地址生成模塊、協(xié)議選擇模塊、IP 地址生產(chǎn)模塊、數(shù)據(jù)域生成模塊等，前導(dǎo)碼長(zhǎng)度可從4- 255 字節(jié)任意設(shè)置，MAC 地址、IP 地址可以設(shè)置五種生成模式：靜態(tài)、遞增、遞減、隨機(jī)及本端口（網(wǎng)關(guān)），數(shù)據(jù)域的設(shè)置包括固定字、用戶編輯、偽隨機(jī)圖形、遞減、遞增和隨機(jī)等。

數(shù)據(jù)流的控制信息都存儲(chǔ)在FPGA 中生成的DPRAM中，主要是用來(lái)設(shè)置每個(gè)數(shù)據(jù)流的控制信息，包括：數(shù)據(jù)流數(shù)據(jù)在SRAM中的存放地址、數(shù)據(jù)流長(zhǎng)度、前導(dǎo)碼的長(zhǎng)度、發(fā)送模式、MAC 地址的類(lèi)型、IP 地址的類(lèi)型、錯(cuò)誤插入類(lèi)型、幀間隔及下一個(gè)數(shù)據(jù)流控制信息在DPRAM的地址等。

接收部分的FPGA設(shè)計(jì)主要是用來(lái)處理BCM5421S接收的幀數(shù)據(jù)，對(duì)數(shù)據(jù)流進(jìn)行解幀、流量控制、性能統(tǒng)計(jì)、幀解碼、捕獲、過(guò)濾和觸發(fā)。其中，過(guò)濾和觸發(fā)包括源、目的MAC 地址，源、目的IP 地址，協(xié)議類(lèi)型、幀類(lèi)型錯(cuò)誤、圖形1、2 等。接收的數(shù)據(jù)首先根據(jù)接口芯片監(jiān)測(cè)的數(shù)據(jù)速率確定是1 000M、100M還是10M信號(hào)，將數(shù)據(jù)流鎖存一個(gè)時(shí)鐘周期后送入FIFO 中，在數(shù)據(jù)寫(xiě)入FIFO 時(shí)仍需記錄每一個(gè)數(shù)據(jù)幀的長(zhǎng)度，讀取數(shù)據(jù)的時(shí)候一次讀出整個(gè)數(shù)據(jù)幀。MAC 層接收部分FPGA 設(shè)計(jì)包括幾個(gè)模塊：解幀器模塊、解幀控制信息模塊、捕獲、過(guò)濾、觸發(fā)模塊、地址譯碼及邏輯控制字電路模塊、幀錯(cuò)誤及誤碼監(jiān)測(cè)電路模塊、地址發(fā)生器模塊、SDRAM控制器模塊等。具體實(shí)現(xiàn)框圖如圖5 的接收部分所示。解幀器模塊是成幀器的反過(guò)程，根據(jù)數(shù)據(jù)速率的要求選擇不同的時(shí)鐘計(jì)數(shù)器，首先識(shí)別前導(dǎo)碼，然后以前導(dǎo)碼結(jié)束為依準(zhǔn)，運(yùn)用計(jì)數(shù)器依次識(shí)別MAC 目的地址、MAC 源目的地址、幀協(xié)議類(lèi)型、數(shù)據(jù)部分(根據(jù)識(shí)別后的幀協(xié)議類(lèi)型的不同可以識(shí)別不同的幀結(jié)構(gòu)，如IP、TCP、UDP、IGMP、ICMP 等幀的幀頭部分)、CRC 校驗(yàn)碼等幀結(jié)構(gòu)中的組成部分，然后分別鎖存在寄存器用于接收數(shù)據(jù)幀的解碼使用。

在接收數(shù)據(jù)的接收幀設(shè)計(jì)的過(guò)程中，分別設(shè)計(jì)了不同的計(jì)數(shù)器用來(lái)對(duì)接收幀個(gè)數(shù)、接收字節(jié)數(shù)、不同協(xié)議幀個(gè)數(shù)、不同錯(cuò)誤幀個(gè)數(shù)等性能指標(biāo)進(jìn)行計(jì)數(shù)，通過(guò)軟件每0.5s 讀取一次，進(jìn)行累計(jì)或?qū)崟r(shí)統(tǒng)計(jì)顯示。

數(shù)據(jù)幀接收部分的捕獲、過(guò)濾、觸發(fā)模塊可完成對(duì)源、目的MAC 地址，源、目的IP 地址，協(xié)議類(lèi)型，幀類(lèi)型錯(cuò)誤，圖形1、2 等指標(biāo)的捕獲、過(guò)濾和觸發(fā)功能的測(cè)試。幀錯(cuò)誤及監(jiān)測(cè)電路模塊可以監(jiān)測(cè)發(fā)送部分所有能插入的幀錯(cuò)誤類(lèi)型，檢測(cè)CRC 校驗(yàn)碼的設(shè)計(jì)程序與發(fā)送相同，接收數(shù)據(jù)經(jīng)過(guò)CRC 校驗(yàn)程序計(jì)算以后與發(fā)送來(lái)的幀CRC 校驗(yàn)碼比較，可以判斷接收的幀數(shù)據(jù)是否有FCS 錯(cuò)誤。IP、TCP、UDP 頭校驗(yàn)錯(cuò)誤的監(jiān)測(cè)與FCS 錯(cuò)誤監(jiān)測(cè)類(lèi)似，不過(guò)程序計(jì)算校驗(yàn)和的方法是采用二進(jìn)制反碼遠(yuǎn)算，需要校驗(yàn)的首部按照16- bit 進(jìn)行相加，如果有進(jìn)位，就把進(jìn)位也加上，然后計(jì)算和，再取反，就得到校驗(yàn)和了。地址譯碼及邏輯控制模塊主要是通過(guò)軟件對(duì)分配好的地址的寄存器進(jìn)行讀寫(xiě)即可。

3 結(jié)束語(yǔ)

本文介紹的千兆以太網(wǎng)協(xié)議分析技術(shù)采用超大規(guī)模FPGA 設(shè)計(jì)技術(shù)成功實(shí)現(xiàn)千兆以太網(wǎng)數(shù)據(jù)的發(fā)送、接收、協(xié)議分析、記錄、統(tǒng)計(jì)等功能，設(shè)計(jì)了采集和存儲(chǔ)快速處理電路，實(shí)現(xiàn)了速率為10M/100M/1 000M、接口為光口和電口的以太網(wǎng)網(wǎng)絡(luò)測(cè)試功能，已經(jīng)成功應(yīng)用于某測(cè)試系統(tǒng)的千兆以太網(wǎng)測(cè)試模塊的設(shè)計(jì)中，并通過(guò)了嚴(yán)格的測(cè)試。