- 基于FPGA的高速嵌入式通信系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA 的嵌入式千兆以太網(wǎng)的通訊功能實(shí)現(xiàn)邏輯如下圖3 所示。 FPGA 中邏輯開發(fā)參考Xilinx 公司的GSRD 參考設(shè)計(jì)方案。 Virtex4 FPGA 芯片中嵌入了PowerPC405 處理器是針對(duì)嵌入式處理器開發(fā)應(yīng)用推出的一種32 位嵌入式處理器內(nèi)核, 它是一種硬核結(jié)構(gòu), 提供了相應(yīng)的總線架構(gòu), 豐富的IP 核資源， 以及方便、高效的設(shè)計(jì)開發(fā)工具， 簡(jiǎn)單但靈活性強(qiáng), 在目標(biāo)器件中可以任意配置. 多端口存儲(chǔ)器控制器( MPMC)有效分配了Pow erPC 指令/ 數(shù)據(jù)PLB 接口與一個(gè)通信用直接存儲(chǔ)器訪問控制器( CDMA C) 間的可用存儲(chǔ)器帶寬. CDMA C 通過Xilinx 標(biāo)準(zhǔn)Local Link 流線接口提供兩個(gè)連接到外設(shè)的DMA 雙向通道( 以太網(wǎng)接口數(shù)據(jù)通路和LINK 鏈路口通路)。 CDMAC 實(shí)現(xiàn)了數(shù)據(jù)重排, 用于支持存儲(chǔ)器中的分組緩沖器的強(qiáng)制排列. Local Link 千兆位級(jí)以太網(wǎng)MAC( LLGMAC) 外設(shè)整合了經(jīng)過U NH 測(cè)試的Xilinx LogiCORE 1-Gigabit 以太網(wǎng)MAC, 可以提供1 Gbps 1 000-BASE-X 以太網(wǎng)接口. LLGMAC 實(shí)現(xiàn)了發(fā)射通路和接收通路上的校驗(yàn)和卸載功能, 從而實(shí)現(xiàn)了最優(yōu)的TCP 性能. 使用的是UartLite 模塊, 設(shè)置需要的波特率和校驗(yàn)類型, 來實(shí)現(xiàn)異步收發(fā)器功能。

3 性能優(yōu)化

硬件確定好后, TCP/ IP 協(xié)議的系統(tǒng)消耗成為提高系統(tǒng)網(wǎng)絡(luò)帶寬的主要因素. 下面從單位字節(jié)、單位包的處理成本和系統(tǒng)架構(gòu)三方面討論實(shí)現(xiàn)千兆位以太網(wǎng)TCP/ IP 性能最大化的技術(shù)。

3. 1 TCP/ IP 單位字節(jié)處理成本

產(chǎn)生單位字節(jié)處理成本的兩個(gè)最常見的操作是緩沖區(qū)復(fù)制和TCP 校驗(yàn)和計(jì)算. 可以引入零復(fù)制軟件API 函數(shù), 并將校驗(yàn)和計(jì)算利用FPGA 邏輯結(jié)構(gòu)實(shí)現(xiàn), 將有助于減少單位字節(jié)處理成本. Linux 和其他操作系統(tǒng)提供了類似的零復(fù)制特性, 已經(jīng)引入了用于此目的的軟件接口, 這些軟件特性允許消除用戶應(yīng)用程序與TCP/ IP ?；虿僮飨到y(tǒng)之間的緩沖區(qū)復(fù)制。

校驗(yàn)和卸載是以太網(wǎng)外設(shè)的一種特性. 它允許當(dāng)以太網(wǎng)幀在主存儲(chǔ)器與外設(shè)的硬件FIFO 之間傳輸時(shí),在FPGA 結(jié)構(gòu)中進(jìn)行TCP 有效載荷的校驗(yàn). 這些系統(tǒng)特性消除了代價(jià)較高的緩沖區(qū)復(fù)制與處理器校驗(yàn)和操作, 讓處理器專心執(zhí)行協(xié)議操作和用戶功能. 可以在下面的實(shí)驗(yàn)數(shù)據(jù)中得到驗(yàn)證。

3. 2 TCP/ IP 單位包處理成本

包中斷、硬件接口和頭處理等數(shù)據(jù)發(fā)送與接收操作構(gòu)成單位包處理成本, 特別是在傳輸小包時(shí), 中斷處理成本對(duì)處理器和存儲(chǔ)器子系統(tǒng)構(gòu)成相當(dāng)大的負(fù)擔(dān). 利用NAPI 結(jié)合巨幀傳輸技術(shù)用來減少中斷處理成本。

3. 3 系統(tǒng)架構(gòu)

存儲(chǔ)器帶寬對(duì)高性能網(wǎng)絡(luò)連接應(yīng)用來說是一個(gè)重要考慮事項(xiàng). 利用了多端口DDR SDRAM 存儲(chǔ)器控制器, 在PowerPC 處理器本地總線( PLB) 接口與兩個(gè)數(shù)據(jù)端口間分配存儲(chǔ)器帶寬. 每個(gè)數(shù)據(jù)端口連接到一個(gè)直接存儲(chǔ)器訪問( DMA) 控制器, 從而允許硬件外設(shè)對(duì)存儲(chǔ)器進(jìn)行高帶寬訪問。

系統(tǒng)的分散-收集與校驗(yàn)和卸載特性為零復(fù)制功能提供了所需的硬件支持. 分散-收集特性是DMA 控制器的一種靈活性, 它允許軟件緩沖區(qū)位于任意字節(jié)偏移處. 這避免了處理器復(fù)制未對(duì)齊或碎片化的緩沖區(qū)。

對(duì)于需要使用嵌入式操作系統(tǒng)的應(yīng)用, 可提供MontaVista Linux 端口和來自T reck 的商業(yè)獨(dú)立TCP/IP 棧, 以滿足具有最高帶寬要求的應(yīng)用。

4 性能測(cè)試

測(cè)試環(huán)境：
系統(tǒng)板卡： PPC405 Clock-300 MHz
MPMC/ DDR Clock-300 MHz
PLBv46 Clock-100 MHz
XPS_LL_T EMA C Clock-300 MHz

測(cè)試主機(jī)： Pentium( R) Clock-1 600 MHz
內(nèi)存768MB
千兆以太網(wǎng)卡
Windows xp SP3
iPerf 網(wǎng)絡(luò)測(cè)試軟件

從測(cè)試的結(jié)果看, 利用經(jīng)零復(fù)制, 校驗(yàn)和卸載優(yōu)化過的Treck 公司的TCP/ IP 協(xié)議棧, 采用9000 Byte 巨幀可以實(shí)現(xiàn)高達(dá)641 Mbps 的傳輸速率。

5 結(jié) 論

通過開發(fā)的基于FPGA 的Link 口到以太網(wǎng)的通信板, 利用優(yōu)化后的TCP/ IP 協(xié)議棧, 解決了原來CPCI架構(gòu)信號(hào)處理平臺(tái)上利用PCI 總線進(jìn)行數(shù)據(jù)分發(fā)和轉(zhuǎn)存的IO 瓶頸問題. 基于FPGA 的Link 鏈路到以太網(wǎng)的通信板已經(jīng)成功應(yīng)用于某型聲納信號(hào)模擬器上, 并且作為一個(gè)通用以太網(wǎng)數(shù)據(jù)分發(fā)模塊可以應(yīng)用于CPCI架構(gòu)雷達(dá)、聲納信號(hào)處理和數(shù)據(jù)采集等系統(tǒng)應(yīng)用領(lǐng)域。