- 優(yōu)化FPGA功耗的設(shè)計(jì)和實(shí)現(xiàn)

軟件功耗優(yōu)化
用戶可通過(guò)盡量減少同時(shí)工作的 Block RAM 端口的數(shù)量來(lái)優(yōu)化使用Block RAM 的設(shè)計(jì)的功耗。這種優(yōu)化方式可對(duì)跨多個(gè) Block RAM 的 RAM或 ROM 分解的描述進(jìn)行修改，可通過(guò)XST 中的“-power yes”選項(xiàng)來(lái)啟用優(yōu)化功能。該優(yōu)化通過(guò)調(diào)整地址線以及端口使能和寫使能信號(hào)來(lái)最大程度地減少每個(gè)時(shí)鐘周期中處于活動(dòng)狀態(tài)的 Block RAM 端口的數(shù)量，同時(shí)能夠確保用戶的設(shè)計(jì)滿足時(shí)序約束條件。

下一步，不考慮性能影響，強(qiáng)制進(jìn)行最高能效的 Block RAM 映射。選擇ram_style 約束的 block_power2 選項(xiàng)，前提是用戶已經(jīng)知道與該存儲(chǔ)器相關(guān)的時(shí)序路徑并非關(guān)鍵路徑。節(jié)能幅度可達(dá)15% 至 75%。

另外，還可以使用 XST 中的區(qū)域優(yōu)化模式。該選項(xiàng)可以最大程度地減少設(shè)計(jì)使用的資源數(shù)量。但應(yīng)注意進(jìn)行區(qū)域優(yōu)化可能會(huì)降低性能。

另一種技巧是進(jìn)行活動(dòng)感知優(yōu)化，或者說(shuō)智能門控。這些算法能夠分析邏輯等式，檢測(cè)在每個(gè)時(shí)鐘周期中有哪些寄存器源沒有參與結(jié)果運(yùn)算。軟件隨后利用 FPGA 邏輯中可用的多余時(shí)鐘使能 (CE) 資源生成精細(xì)門控信號(hào)，用于關(guān)閉無(wú)用的開關(guān)活動(dòng)。用戶可使用 map–power high 選項(xiàng)控制該智能時(shí)鐘和數(shù)據(jù)門控功能?？傮w可降低超過(guò) 15% 的內(nèi)核動(dòng)態(tài)功耗，在大多數(shù)情況下插入的額外門控邏輯不會(huì)影響性能。

還有一種降低功耗的方法是使用容量感知優(yōu)化。主要有兩種方法：
? 時(shí)鐘負(fù)載分組：該方法對(duì)同步元件（比如觸發(fā)器或者 DSP 模塊）的布局進(jìn)行重組，以最大程度地縮小每個(gè)時(shí)鐘網(wǎng)絡(luò)的覆蓋范圍。如果用戶將水平或垂直時(shí)鐘柱的數(shù)量降到最低，軟件就能關(guān)閉時(shí)鐘域中不用的分支。這樣可以同時(shí)降低時(shí)鐘資源和緩沖要求，進(jìn)而節(jié)省內(nèi)核動(dòng)態(tài)功耗。這個(gè)過(guò)程可以用 map –power on選項(xiàng)來(lái)控制。

? 數(shù)據(jù)負(fù)載分組：這種算法能夠在保證用戶滿足性能要求的情況下最大程度地縮短設(shè)計(jì)的總體走線長(zhǎng)度。數(shù)據(jù)負(fù)載分組可以降低功耗的原因在于，動(dòng)態(tài)功耗取決于扇出能力和用戶布線結(jié)構(gòu)的類型和長(zhǎng)度。該分組算法同樣由 map –power on 選項(xiàng)啟用，通過(guò)將相關(guān)邏輯盡量靠攏的方式降低功耗。

ISE? Design Suite 為綜合、映射和布線布局的功耗優(yōu)化提供了預(yù)先設(shè)定的目標(biāo)和策略。對(duì)于采用非默認(rèn)約束條件對(duì)綜合進(jìn)行設(shè)置的方法來(lái)說(shuō)，該方案是一種很好的替代選擇。但是運(yùn)行該選項(xiàng)可能會(huì)增加各個(gè)路徑的時(shí)延。

最后，賽靈思實(shí)現(xiàn)工具能夠自動(dòng)關(guān)閉未使用的收發(fā)器、鎖相環(huán)、數(shù)字時(shí)鐘管理器和 I/O。在7 系列器件中，賽靈思已經(jīng)加入了針對(duì)未使用 Block RAM 的電源門控功能。只有當(dāng)用戶在設(shè)計(jì)中使用 Block RAM 時(shí)才會(huì)產(chǎn)生漏電流，而非器件中所有 Block RAM 都會(huì)產(chǎn)生漏電流。在器件中，只對(duì)實(shí)例化的 Block RAM 供電，對(duì)未使用的 Block RAM 不供電。

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低功耗設(shè)計(jì)技巧
設(shè)計(jì)人員可使用多種技巧和技術(shù)來(lái)降低 FPGA 設(shè)計(jì)的功耗。首先是使用專用的硬件模塊，而不是在 CLB 中實(shí)現(xiàn)相同的邏輯。為降低功耗，用戶必須盡一切可能減少設(shè)計(jì)中使用的邏輯數(shù)量。這樣用戶就能夠盡量縮小器件尺寸，降低靜態(tài)功耗。

使用專用的硬 IP 模塊是既能降低靜態(tài)和動(dòng)態(tài)功耗，又能輕松滿足時(shí)序要求的最重要途徑之一。硬 IP 核能夠降低靜態(tài)功耗的原因在于晶體管的總體數(shù)量低于采用 CLB 邏輯的等效組件。

一般情況下，用戶應(yīng)推導(dǎo)出盡可能多的資源。用戶可利用代碼中或者約束文件中的屬性，將推導(dǎo)出的資源單獨(dú)或分組調(diào)入 FPGA 架構(gòu)或者硅片資源。用戶也可使用賽靈思 Core GeneratorTM工具定制專用硬件，用于實(shí)例化特定的資源。

另外，用戶可以將未使用的硬 IP核巧妙地用于其它并不明顯的任務(wù)。DSP48 slice 能夠用于多種邏輯功能，比如乘法器、加法器/累加器、寬幅邏輯比較器、移位器、模式匹配器和計(jì)數(shù)器。用戶可將 Block RAM 作為狀態(tài)機(jī)、數(shù)學(xué)函數(shù)、ROM 和寬幅邏輯查找表(LUT) 使用。

控制信號(hào)的最佳利用
控制信號(hào)（用于控制時(shí)鐘、設(shè)置、復(fù)位和時(shí)鐘使能等同步元素的信號(hào)）可以影響器件的密度、利用率和性能。以下方法有助于將功耗影響降至最低。

首先應(yīng)避免在寄存器或者鎖存器上同時(shí)使用設(shè)置和復(fù)位。賽靈思 FPGA 中的觸發(fā)器可同時(shí)支持異步和同步復(fù)位和設(shè)置控制。但是底層觸發(fā)器每次只能完成一次設(shè)置、復(fù)位、置位或者清除。在RLT 代碼中為一項(xiàng)以上的這些功能進(jìn)行編碼會(huì)導(dǎo)致在實(shí)現(xiàn)一種狀態(tài)時(shí)使用觸發(fā)器的 SR 端口，其余的狀態(tài)在架構(gòu)邏輯中實(shí)現(xiàn)，故占用更多的 FPGA 資源。

如果一個(gè)狀態(tài)是同步的，另一個(gè)是異步的，異步狀態(tài)將成為使用 SR 端口實(shí)現(xiàn)的狀態(tài)，而同步狀態(tài)將在架構(gòu)邏輯中實(shí)現(xiàn)?？偟膩?lái)說(shuō)，最好避免一種以上的設(shè)置/復(fù)位/置位/清除狀態(tài)。另外，一個(gè) slice 中的4個(gè)觸發(fā)器組中，每個(gè)組只有一個(gè)屬性能夠判斷觸發(fā)器的 SR 端口是同步還是異步。

另外，應(yīng)使用高態(tài)有效控制信號(hào)。寄存器的控制端口為高態(tài)有效。不建議在 FPGA 設(shè)計(jì)中使用低態(tài)有效復(fù)位。由于需要在驅(qū)動(dòng)寄存器的控制端口之前對(duì)信號(hào)進(jìn)行反轉(zhuǎn)，因此低態(tài)有效信號(hào)需要使用更多的查找表。這種反轉(zhuǎn)必須使用查找表完成，故會(huì)占用查找表輸入。

因此，低態(tài)有效控制信號(hào)可能會(huì)導(dǎo)致更長(zhǎng)的運(yùn)行時(shí)間，降低器件的利用率，給時(shí)序和功耗造成不良影響。

盡量在 HDL 編碼或者實(shí)例化組件中使用高態(tài)有效控制信號(hào)。只要能夠控制設(shè)計(jì)中控制信號(hào)的極性，用戶就應(yīng)在代碼的最頂層反轉(zhuǎn)信號(hào)。I/O 邏輯能夠容納推導(dǎo)出的反轉(zhuǎn)器，無(wú)需額外的FPGA 邏輯或者走線，故能夠改善利用率、性能和功耗。

采用部分重配置，設(shè)計(jì)人員能夠有效地按時(shí)間段對(duì) FPGA 進(jìn)行劃分，并單獨(dú)運(yùn)行設(shè)計(jì)的各個(gè)組成部分。這種設(shè)計(jì)需要的器件尺寸要小得多，因?yàn)椴皇窃O(shè)計(jì)的每個(gè)部分都需要一直運(yùn)行。

非必要的設(shè)置或復(fù)位
代碼中的非必要設(shè)置或復(fù)位會(huì)導(dǎo)致本來(lái)可以推導(dǎo)出的移位寄存器查找表(SRL)、查找表 RAM、Block RAM 和其它邏輯結(jié)構(gòu)不能推導(dǎo)。雖然設(shè)計(jì)人員可能會(huì)覺得別扭，但許多電路都可以設(shè)定為自復(fù)位或者根本就不需要復(fù)位。例如，如果電路被用于實(shí)例化寄存器，就不需要復(fù)位，因?yàn)榧拇嫫鞯某跏蓟S配置的完成自動(dòng)進(jìn)行。

通過(guò)減少使用非必要的設(shè)置或復(fù)位，以及更高的器件利用率，設(shè)計(jì)人員可實(shí)現(xiàn)更好的布局、更高的性能、更低的功耗。

如果用戶還想進(jìn)一步降低功耗，另一個(gè)值得注意的方面是時(shí)鐘和Block活動(dòng)。用戶應(yīng)充分發(fā)揮BUFGMUX、BUFGCE 和 BUFHCE 的作用來(lái)對(duì)整個(gè)時(shí)鐘域進(jìn)行門控，以達(dá)到降低功耗的目的。這些約束條件能夠關(guān)閉整個(gè)時(shí)鐘域的時(shí)鐘。類似的，如果應(yīng)用只需關(guān)閉設(shè)計(jì)中部分區(qū)域的時(shí)鐘，可以使用 FPGA寄存器的時(shí)鐘使能引腳。

覆蓋多個(gè)時(shí)鐘域的設(shè)計(jì)會(huì)消耗更多時(shí)鐘資源，也會(huì)消耗更多功耗。只要可能，應(yīng)將間歇使用的邏輯布置在單個(gè)時(shí)鐘域（圖 5）中。這樣有助于降低功耗。雖然工具會(huì)自動(dòng)進(jìn)行這方面的嘗試，但在部分設(shè)計(jì)中需要手動(dòng)操作才能完成。

另一項(xiàng)技巧是限制數(shù)據(jù)的運(yùn)動(dòng)（圖6）。請(qǐng)勿將操作數(shù)在 FPGA 內(nèi)搬移，僅搬移結(jié)果。使用的總線數(shù)量越少，長(zhǎng)度越短，容量就越低，運(yùn)算速度就越快，同時(shí)功耗也就越低。設(shè)計(jì)人員還應(yīng)該在布局規(guī)劃的過(guò)程中注意將設(shè)計(jì)的引腳與相應(yīng)邏輯進(jìn)行合理布置。