- 基于FPGA的模數(shù)轉(zhuǎn)換器的設(shè)計

整個系統(tǒng)運行于49.152 MHz時鐘下，采樣數(shù)據(jù)經(jīng)過CIC進(jìn)行512倍抽取后，數(shù)據(jù)率降為96 kHz，最后經(jīng)過低通濾波器進(jìn)行2倍抽取，數(shù)據(jù)率降為48 kHz。用FPGA實現(xiàn)ADC，包括LVDS接收器部分，全部采用VerilogHDL語言編寫，實現(xiàn)簡單，可移植性較好。

4　FPGA內(nèi)部實現(xiàn)的ADC實驗分析

整個ADC設(shè)計工程在Xilinx公司的FPGA集成開發(fā)環(huán)境ISE下編譯，下載到XC2VP70系列FPGA上進(jìn)行測試，用Tektronix公司的信號源AFG3101產(chǎn)生音頻信號，經(jīng)ADC采用后通過板載的8位DAC輸出，用Agilent公司的示波器54622D進(jìn)行分析，頻率為3 kHz的正弦信號輸入/輸出波形和頻譜如圖4所示。

?

圖4　輸入/輸出波形和頻譜

圖4上半部分波形是輸入的信號和頻譜，下半部分波形是經(jīng)過ADC采樣后通過DAC輸出的波形和頻譜。從圖中可以看到，盡管受限于板載DAC的位數(shù)，DAC后面也沒有抗混疊濾波器，僅將ADC的18位量化值高8位輸出，但波形和頻譜完全沒有失真。輸出波形上疊加的高頻噪聲是DAC轉(zhuǎn)換引入的，可以通過濾波器濾除。信號源產(chǎn)生20 Hz～20 kHz的音頻信號，ADC輸出的波形和頻譜均沒有失真，F(xiàn)PGA在3.3 V的I/O電壓下，ADC最大輸入信號的峰值電壓約0.8 V，輸出信號SNR約為50 dB。

結(jié)語
FPGA實現(xiàn)ADC的模型，僅需要極少數(shù)外圍元器件，核心模塊均采用FPGA資源實現(xiàn)，明顯降低板上面積，同時邏輯可重配置，具備強大的擴展性。通過適當(dāng)改進(jìn)和優(yōu)化，該方法可以應(yīng)用到語音通信，溫度、電壓監(jiān)控，水壓檢測，壓力傳感等諸多領(lǐng)域。

參考文獻(xiàn)
[1] Boser B E,Wooley B.The Design of SigmaDelta Modulation AnalogtoDigital Converters[J]. IEEE Journal of Solid State Circuits,1988,23（6）:12981308.
[2] National Semiconductor.LVDS Owner’s Manual, 2000.
[3] Hogenauer E B.An Economical Class of Digital Filters for Decimation and Interpolation[J]. IEEE Transactions on Acoustics, Speech and Signal Processing,1981,29（2）:155162.
[4] Xilinx Inc.Cascaded IntegratedComb（CIC） Fiter, 2002.