基于ＦＰＧＡ的ＤＤＲ ＳＤＲＡＭ控制器的設計 - 全文

ＤＤＲ ＳＤＲＡＭ是建立在ＳＤＲＡＭ的基礎上的，但是速度和容量卻有了提高。首先，它使用了更多的先進的同步電路。其次，它使用延時鎖定回路提供一個數據濾波信號。當數據有效時，存儲器控制器可使用這個數據濾波信號精確地定位數據，每１６位輸出一次，并且同步來自不同的雙存儲器模塊的數據。

ＤＤＲ ＳＤＲＡＭ不需要提高時鐘頻率就能加倍提高ＳＤＲＡＭ的速度，因為它允許在時鐘脈沖的上升沿和下降沿讀寫數據。至于地址和控制信號，還是跟傳統(tǒng)的ＳＤＲＡＭ一樣，在時鐘的上升沿進行傳輸。
由于微處理器、ＤＳＰ等不能直接使用ＤＤＲ ＳＤＲＡＭ，所以本文介紹一種基于ＦＰＧＡ的ＤＤＲ ＳＤＲＡＭ控制電路。

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１ ＤＤＲ ＳＤＲＡＭ控制器的設計

１．１總體邏輯圖

ＤＤＲ ＳＤＲＡＭ控制器的總體邏輯圖如圖１所示。主要由ＤＤＲ控制模塊（Ｃｏｎｔｒｏｌｌｅｒ）、ＤＤＲ接口模塊 ｄｄｒ＿ｉｎｔｅｒｆａｃｅ 以及延時鎖定回路模塊（ＤＬＬ）三部分組成。下面詳細介紹各個模塊的設計。

１．２ ＤＤＲ控制模塊的設計

ＤＤＲ控制模塊包含了主要的狀態(tài)轉換。處理器通過ｓｙｓ＿ｃｍｄ對ＤＤＲ控制模塊寫入命令，完成總線仲裁、解釋命令、時序分配等任務。當ＤＤＲ接口模塊對ＤＤＲ ＳＤＲＡＲ數據讀寫時便進行控制。

控制器的狀態(tài)機如圖２所示?？刂破鏖_始設置在空閑（Ｉｄｌｅ）狀態(tài)，接下去的狀態(tài)根據控制命令的不同可以是預充電 Ｐｒｅｃｈａｒｇｅ 、導入模式寄存器 Ｌｏａｄ Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ 、刷新 Ｒｅｆｒｅｓｈ 、有效 Ａｃｔｉｖｅ 等狀態(tài)。要進入讀寫數據狀態(tài)，必須先經過有效狀態(tài)。讀數據時，狀態(tài)機由有效狀態(tài)轉換為讀準備狀態(tài) 然后根據指令進入讀狀態(tài)。控制模塊保持在讀狀態(tài)直到脈沖終止命令觸發(fā)或者數據讀完。寫的過程與讀類似，在后面的接口模塊中將詳細介紹。

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１．３ ＤＤＲ接口模塊

ＤＤＲ接口模塊負責維持外部信號、ＤＤＲ控制器與ＤＤＲ ＳＤＲＡＭ之間的雙向數據總線信號，保證數據和命令能送達ＤＤＲ ＳＤＲＡＭ。

圖３給出了讀寫操作的數據流框圖。對寫周期而言，１２８位的ｓｙｓ＿ｄａｔａ＿ｉ被ｆｐｇａ＿ｃｌｋ２ｘ分頻為６４位的數據，通過ｌａｃ＿ｃｌｋ選擇高低位。為了減小輸入輸出的延遲，數據在進出模塊時都將被保存在輸入輸出寄存器中。ｄｄｒ＿ｗｒｉｔｅ＿ｅｎ產生ｄｄｒ＿ｄｑ所需的三態(tài)信號。

對于寫周期而言，６４位的ｄｄｒ＿ｄｑ信號在輸入輸出寄存器被ｆｐｇａ＿ｃｌｋ２ｘ觸發(fā)裝配成１２８位的信號，其中低位信號在下降沿時被裝配，高位信號在上升沿時被裝配。

圖４給出了一個典型的寫操作的波形圖。在Ｔ１期間，寫命令、地址和第一個１２８位數據被分別置于ｓｙｓ＿ｃｍｄ、ｓｙｓ＿ａｄｄｒ和ｓｙｓ＿ｄａｔａ＿ｉ三個端口。在Ｔ２期間 控制器的狀態(tài)由空閑轉變?yōu)橛行А＝酉聛韮蓚€周期，控制器給出ＡＣＴＩＶＥ命令以及行片選地址。再經３個周期的延遲以后，控制器給出ＷＲＩＴＥＡ命令和列片選地址。接下來，ｄｄｒ＿ｄｑ和ｄｄｒ＿ｄｑｓ被設置成雙倍速率模式。

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１．４ ＤＬＬ模塊

圖５示出了給ＦＰＧＡ以及ＤＤＲ ＳＤＲＡＭ提供時鐘信號的兩個ＤＬＬ模塊的結構圖。第一個ＤＬＬ模塊，即ＤＬＬ＿ＥＸＴ給ＤＤＲ ＳＤＲＡＭ提供ｄｄｒ＿ｃｌｋ及ｄｄｒ＿ｃｌｋｂ兩個時鐘信號，并且接收ｄｄｒ＿ｃｌｋ的反饋。第二個ＤＬＬ模塊，即ＤＬＬ＿ＩＮＴ給ＦＰＧＡ提供兩個內部時鐘信號ｆｐｇａ＿ｃｌｋ和ｆｐｇａ＿ｃｌｋ２ｘ，它的反饋信號來自ｆｐｇａ＿ｃｌｋ。兩個ＤＬＬ有著相同的時鐘輸入，但是不同的反饋信號保證了輸入時鐘和ＦＰＧＡ時鐘以及ＤＤＲ ＳＤＲＡＭ時鐘之間的零延遲。

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２ 實現(xiàn)

本設計選用ＸＩＬＩＮＸ公司的Ｖｉｅｔｅｘ－Ｅ系列ＦＰＧＡ來實現(xiàn)，因為這個系列內嵌的ＤＬＬ模塊和可選擇輸入輸出.

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結構的特點能極大地方便設計。仿真結果顯示，在１３３ＭＨｚ的主頻下，最高能獲得１．６ＧＢ／ｓ的速率。

本文給出了基于ＦＰＧＡ的ＤＤＲ ＳＤＲＡＭ控制器的設計。從仿真中可以看出，這種結構的ＤＤＲ控制器有著很高的性能，因此將得到廣泛的應用。