HLS系列 – High Level Synthesis(HLS) 從一個最簡單的fir濾波器開始2

在這個系列的上一篇文章“HighLevel Synthesis(HLS) 從一個最簡單的fir濾波器開始1”中，我們從一個最簡單的FIR濾波器，介紹了HLS是如何把C映射成RTL代碼的一些基本細節(jié)：
1、c函數(shù)的參數(shù)，會映射成RTL代碼的輸入或者輸出；
2、HLS會自動在RTL代碼接口上加入clk和rst信號；除此之外，還可以選擇性加入其它一些系統(tǒng)控制信號；
3、c函數(shù)里面的變量，一般會映射成寄存器；數(shù)組可能會映射成RAM
4、c里面的加減乘運算，也會映射成RTL里面的加減乘運算；一般乘法運算用FPGA里的DSP Block來實現(xiàn)
5、c里面的循環(huán)，if else等控制，也會映射成RTL里面的狀態(tài)機或者if else控制邏輯。

在這一章里，我們嘗試去修改下代碼結(jié)構(gòu)，或者加入一些約束，在c函數(shù)基本功能不變或者微小變化的情況下，去控制HLS生成不一樣的RTL代碼邏輯電路結(jié)構(gòu)。

讓我們先從如何控制變量的精度（硬件電路里面，具體為表示信號所需要用的位寬）開始。

我們知道rtl和c最大的區(qū)別之一，是c里面只能選擇8bit（char），16bit（short），32bit（int，float），和64bit（long，double）四種表示變量所占bit位寬的定義，而在rtl里面，我們可以靈活的選擇任意位寬來表示一個變量。在FPGA里面，不合適的位寬表示，通常意味著資源的浪費，尤其是對于一些重要的資源如DSP Block，Block RAM等。

在上一篇例子中，我們定義的fir濾波器，其變量都是采用的32bit整形，其一個乘法器要占用掉4個DSP Block。為了更直觀，我把上一篇的.c，.h，和綜合結(jié)果貼在下面：

上述代碼在HLS中不加任何約束，其綜合結(jié)果資源消耗如下：

上述這段代碼，一共消耗掉了8個DSP48E。之所以會這樣，
上述代碼綜合后，在RTL里面一共生成了2個乘法運算；
每個32bit的乘法運算，在FPGA里面要消耗4個DSP Block；

上述的DSP48E消耗數(shù)量，很可能不是一個較優(yōu)的結(jié)果。假設(shè)我們的變量和系數(shù)，都只有18bit位寬，用int型32bit表示顯然是太浪費了。那么我們?nèi)绾涡薷拇a，去控制HLS綜合出我們想要的結(jié)果呢？其實很容易做到，在HLS里面，對標準C做了擴展，我們可以用任意精度的bit位寬（其實限制在1-1024之間）來定義我們的變量。

對于整形變量，HLS里面提供了擴展整形定義intN（1≤N≤1024）來進行修飾，只需要在頭文件里面包含ap_cint.h即可。具體做法如下，只需要把頭文件改成如下即可：

我把修改頭文件后的綜合結(jié)果也附在了一起。我們可以看到， 在c的頭文件里面修改類型精度定義后，最終的綜合結(jié)果里面，其DSP48E僅消耗2個，這同樣是2個因素作用的結(jié)果：

上述代碼綜合后，在RTL里面仍然生成了2個乘法運算，這一點沒有改變；

但是一個18bitx18bit的乘法器，在FPGA里面只消耗1個DSP48E；（其實一個DSP48E支持25x18的乘法運算，讀者可以自己實驗把coef_t的定義改成int25，綜合后的DSP48E個數(shù)不會改變，仍然是2個）

這個結(jié)果比之前有很大的改善，但是它仍然還存在瑕疵，不是最優(yōu)的結(jié)果。

比如說，現(xiàn)在仍然要消耗2個DSP48E去實現(xiàn)2個乘法運算。其實按照常理來講，如果是以串行方式實現(xiàn)的上述fir濾波器，那么理論上只需要1個DSP48E實現(xiàn)1個乘法運算就足夠了。也就是說，上述c代碼中的2處乘法運算，其實可以合并成一路乘法運算。

但HLS綜合過程并沒有這么做（或者說沒有分析出來這2個乘法運算其實是可以合并公用一個乘法單元的），為什么HLS沒有識別出來呢，我們怎么控制才能達到想要的結(jié)果呢？留待下章分解！