FPGA從Xilinx的7系列學(xué)起（14）

DSP 資源的靈活性遠(yuǎn)遠(yuǎn)超過用戶認(rèn)知，加減乘除、累加、計(jì)數(shù)器、比較器，移位寄存器、復(fù)用器、模式匹配等等全部可以使用DSP實(shí)現(xiàn)。DSP如何使用復(fù)位呢？每一個(gè)DSP的Slice有超過250多個(gè)寄存器，但是沒有一個(gè)使用了異步復(fù)位。用戶使用同步復(fù)位可以令綜合工具更加容易的推斷出使用DSP資源。

這個(gè)事情的重要性，需要進(jìn)一步強(qiáng)調(diào)一下。同步復(fù)位可以令工具更容易的使用專用的硬件資源。特別對DSP資源來說，用戶特別喜歡DSP的輸出的寄存器，這樣可以增加pipeline，提高系統(tǒng)的性能。只要使用了異步的復(fù)位，那么綜合工具將無法有效的推斷出使用DSP資源。在實(shí)際的設(shè)計(jì)中，我們經(jīng)?？梢钥吹街灰鞘褂昧送綇?fù)位，DSP資源將被使用的更有效率。那么只要用戶想建立一個(gè)算術(shù)的系統(tǒng)并且想有效使用DSP資源，那么一定要確保自己使用的同步復(fù)位。

Block RAMs可以通過使用輸出寄存器，可以獲得最小的輸出的時(shí)間，提高性能。同樣輸出的寄存器也僅僅有同步服務(wù)的接口。沒有被使用BlockRAM的資源，那么可以用來作很多功能，例如：ROM、大的LUT、復(fù)雜的邏輯、大狀態(tài)機(jī)、深度移位寄存器。使用BlockRAM作為其他的功能，能夠解放出大量的寄存器。同樣，同步復(fù)位可以令工具更容易的推斷出Block RAM硬件資源。只要使用了異步的復(fù)位，那么綜合工具將無法有效的推斷出使用Block RAM資源。

另外一個(gè)重要的事情，也要說明一下，就是移位寄存器。用戶一定要記住要想直接使用LUT作為以為寄存器一定不能有復(fù)位端口。只要是在相關(guān)的HDL代碼中使用了復(fù)位的信號，那么這個(gè)設(shè)計(jì)就不可能使用LUT作為SRL寄存器了。綜合工具或者把用戶的設(shè)計(jì)放在相關(guān)的CLB的寄存器里面了。這個(gè)會非常明顯的增加使用的寄存器的數(shù)量。工具或者建立一個(gè)輔助的電路來模擬復(fù)位的功能。但是同樣的，復(fù)位電路也需要大量的消耗資源。設(shè)計(jì)肯定也會更慢，這個(gè)肯定和設(shè)計(jì)的目的背道而馳。

很多用戶可能會有一個(gè)疑問，那么這個(gè)移位寄存器到底應(yīng)該怎么在代碼中體現(xiàn)呢？給一個(gè)例子，當(dāng)做設(shè)計(jì)的時(shí)候能夠仿照這個(gè)來實(shí)現(xiàn)自己的功能。

VHDL版本的：

library IEEE;
useIEEE.STD_LOGIC_1164.ALL;
entity shifter is
generic (
C_DWIDTH : integer := 8;
C_NUM_CYCLES : integer := 32
);
Port ( Clk : in STD_LOGIC;
En : in STD_LOGIC;
Din : in STD_LOGIC_VECTOR(C_DWIDTH-1 downto 0);
Dout : out STD_LOGIC_VECTOR(C_DWIDTH-1 downto 0));
end shifter;
architecture Behavioral ofshifter is
signal din_d1 :std_logic_vector(C_DWIDTH-1 downto 0); -- Shift register Input
type array_slv is array(C_DWIDTH-1 downto 0) of std_logic_vector(C_NUM_CYCLES-1 downto 0);
signal din_shreg :array_slv;
begin
process (Clk)
begin
if Clk'event and Clk='1' then
if En = '1' then
for i in 0 to C_DWIDTH-1 loop
din_shreg(i) <=din_shreg(i)(C_NUM_CYCLES-2 downto 0) & Din(i);
end loop;
end if;
end if;
end process;
process (din_shreg)
begin
for i in 0 to C_DWIDTH-1 loop
Dout(i) <=din_shreg(i)(C_NUM_CYCLES-1);
end loop;
end process;
end Behavioral;

Verilog版本的：

`timescale 1 ps / 1 ps
module shifter
#(
parameter C_DWIDTH = 8,
parameter C_NUM_CYCLES = 32
)
(
Clk,
En,
Din,
Dout
);
input Clk;
input En;
input [C_DWIDTH-1:0] Din;
output [C_DWIDTH-1:0] Dout;
reg [C_NUM_CYCLES-1:0]din_shreg [C_DWIDTH-1:0];
integer srl_index;
initial
for (srl_index = 0; srl_index