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電子發(fā)燒友網(wǎng)>可編程邏輯>FPGA/ASIC技術(shù)>FPGA從Xilinx 的7系列學(xué)起(7)

FPGA從Xilinx 的7系列學(xué)起(7)

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2016-06-07 15:07:4512

FPGAXilinx 的7系列學(xué)起(16)

上圖中的FIR濾波器的結(jié)構(gòu)被叫做轉(zhuǎn)置型I的濾波器,并且使用了流水線。這種架構(gòu)使用了級聯(lián)的方式,充分利用了DSP Slice的結(jié)構(gòu)。 這個例子顯示了一個小的4抽頭濾波器。輸入數(shù)據(jù)通過左側(cè)流水線被送到的DSP Slice中,級聯(lián)后把數(shù)據(jù)延時送到下一級中。每個DSP slice里面的乘法器將數(shù)據(jù)和正確的系數(shù)進行相乘,在加法器中相加后輸出,經(jīng)過流水線并最終級聯(lián)在最右端輸出最終的結(jié)果。從這個例子中,可以清晰的看到FIR濾波器的抽頭即使增加了,可以很簡單的
2017-02-08 05:37:0265

FPGAXilinx的7系列學(xué)起(10)

用戶必須要認識到,學(xué)習(xí)一下技巧可以讓更多的邏輯放在更少的Slice中,使工具能夠達到既實現(xiàn)設(shè)計時序要求又滿足用戶對功耗的要求。而現(xiàn)在很多用戶缺乏代碼編寫的想法,編寫出一個有時序問題的設(shè)計。為了滿足要求,就會不停修改,再綜合再布局布線來滿足自己的時序目標。其實,他們需要的是重新評估他們的HDL代碼技術(shù)以及他們的控制信號。 例如,如何使用這些D觸發(fā)器呢?首先說明幾個概念: 所有觸發(fā)器為D類型,所有的觸發(fā)器具有一個時鐘
2017-02-08 06:32:06100

FPGAXilinx的7系列學(xué)起(11)

下面這個例子說明在用戶的Flip-Flops設(shè)置初始值。大多數(shù)設(shè)計師這樣寫代碼為的是仿真能夠更加簡便。否則當(dāng)用戶開始運行仿真的時候,用戶設(shè)計中使用的寄存器等都處于一個不確定態(tài)。可以,按照例子來寫的代碼,可以讓寄存器等有一個確定的初始值,處于一個確定態(tài)。 reg Q =1’b1; always @ (posedge CLK or posedge RST ) begin if (RST) Q = 1’b0; else Q = D; end signal Q: std_logic:=‘1’; FF: process (CLK, RST) begin if (RST = ‘1’) then Q = ‘0’; elsif (rising_edge CLK) then Q = D; end if; en
2017-02-08 06:33:11216

FPGAXilinx的7系列學(xué)起(12)

,這兩個寄存器可以被放置在同一個Slice里面。在VIVADO和ISE下面都有選項來幫助大家自動實現(xiàn)該功能。大家在做設(shè)計的時候可以選用。 做設(shè)計的時候有些原則還應(yīng)該注意: 在控制信號的規(guī)劃的時候,XILINX的原語和IP的例化可能增加額外的控制信號到用
2017-02-08 06:35:36146

FPGAXilinx的7系列學(xué)起(13)

Reset分為全局Reset和局部Reset。全局Reset可以讓所有存儲類的元素處于一個已知的狀態(tài)。全局的Reset一般是通過外部的引腳或者一個標準進程的完成或者等待PLL/MMCM鎖定信號的有效來實現(xiàn)的。局部復(fù)位一般是有內(nèi)部信號產(chǎn)生,他是讓一些存儲類的元素處于一個已知的狀態(tài),如利用內(nèi)部的計數(shù)器。一般來說局部復(fù)位都是同步信號。 Reset又分為同步復(fù)位和異步復(fù)位,一個同步的局部復(fù)位是一個標準設(shè)計里面的一部分,一般都是使用狀態(tài)機或者計數(shù)器讓一些信號
2017-02-08 06:38:1098

FPGAXilinx的7系列學(xué)起(14)

DSP 資源的靈活性遠遠超過用戶認知,加減乘除、累加、計數(shù)器、比較器,移位寄存器、復(fù)用器、模式匹配等等全部可以使用DSP實現(xiàn)。DSP如何使用復(fù)位呢?每一個DSP的Slice有超過250多個寄存器,但是沒有一個使用了異步復(fù)位。用戶使用同步復(fù)位可以令綜合工具更加容易的推斷出使用DSP資源。 這個事情的重要性,需要進一步強調(diào)一下。同步復(fù)位可以令工具更容易的使用專用的硬件資源。特別對DSP資源來說,用戶特別喜歡DSP的輸出的寄存器,這樣可以增加
2017-02-08 06:42:0895

FPGAXilinx的7系列學(xué)起(15)

3.最基本的DSP資源 3.1 由FIR濾波器談起 隨著各種應(yīng)用復(fù)雜度的不斷提升,傳統(tǒng)的DSP和處理器的架構(gòu)無法支持這么復(fù)雜的并行數(shù)據(jù)算法的需求。FPGA卻恰好能夠滿足這樣的需求。FPGA擁有大量
2017-02-08 06:44:04132

FPGAXilinx 的7系列學(xué)起(8)

使用, 而且從性能上講也比消耗邏輯資源的FIFO性能要好一點。XILINX 7系列中的FIFO是支持同步和異步讀寫操作,不需要時鐘和數(shù)據(jù)之間有一個相位的便宜。空信號,滿信號,和可以編程的空滿信號都可以被用作控制FIFO的信號,從而可以實現(xiàn)不同的功能。同步FIFO可以消除異步FIFO的固有的
2017-02-08 08:18:37278

FPGAXilinx 的7系列學(xué)起(9)

2.8 RAM資源的應(yīng)用 用戶做設(shè)計的時候發(fā)現(xiàn)自己的設(shè)計的代碼可能被識別為RAM資源,這個時候感覺很爽。有的時候啥也推斷不出來,可能會影響設(shè)計的性能。 那么什么樣的資源才會被設(shè)計工具推斷出來呢? 單端口,真雙端口,簡單雙端口塊RAM可以推斷. RTL代碼來描述希望RAM功能的,將會被工具推斷為RAM的資源。 RTL描述必須有如下特點: 同步讀寫 每個時鐘周期只有一個或兩個地址被訪問 同步輸出復(fù)位 這就要求用戶必須對自己的代碼有一個非常清晰的認識
2017-02-08 08:40:1191

FPGAXilinx 的7系列學(xué)起(1)

FPGA進入到一個工藝越來越牛的境界,很多人在學(xué)習(xí)FPGA的時候還在墨守陳規(guī)的從Spartan3學(xué)起,還是在ISE開始著手,總是覺得工藝是類似的,方法也是類似的。在和很多工程師一起討論的時候,就明確
2017-02-08 10:09:08145

FPGAXilinx的7系列學(xué)起(2)

1. 最基本的CLB CLB是FPGA最最基本的單元,不能說是類似于質(zhì)子和中子的概念,但也至少是原子和分子的概念了。如果是最根本的單元都無法能夠很好的理解,那么其實很多FPGA的原理還是停留在
2017-02-08 10:10:34214

FPGAXilinx的7系列學(xué)起(3)

1.3再深入一點的了解CLB 這個圖有點大,但是太經(jīng)典了,搞得我不得不放棄扔掉它的想法。是不是有人已經(jīng)看迷糊了。那咱就慢慢的清晰唄。有時候也不一定要一開始明白,如果一開始明白,那么會越來越糊涂。 那么這個是啥?這個就是一個Slice,這個Slice由幾部分組成,4個六輸入查找表,很多的復(fù)用器(multiplexers),一條自下而上的進位鏈(這個進位鏈被連接到四個觸發(fā)器上的),8個FF的(4個的FF/Latches, 4個輔助的FF)??纯催@個圖的好處就來了,我不
2017-02-08 10:14:29104

FPGAXilinx的7系列學(xué)起(4)

1.3.3 聊一聊進位鏈 進位邏輯為了提高用戶的算術(shù)功能而專門設(shè)置的專用硬件資源,他可以改善加法器,累加器,減法器和比較器運算速度。從圖中可以看到,左邊顯示的Slice被分組到同一個進位鏈中。大家一定要注意,進位鏈邏輯走向垂直向上。這是必須注意,因為絕大多數(shù)設(shè)計都會廣泛的使用進位鏈邏輯,那么用戶使用的時候,最起始的bit應(yīng)該被放置在進位鏈的底部,這樣就可以節(jié)省很多的資源。當(dāng)然這個和大家設(shè)計的原理圖和Layout PCB的關(guān)系都很大
2017-02-08 10:18:34209

FPGAXilinx的7系列學(xué)起(5)

的塊RAM實現(xiàn)的。所有7系列FPGA都具有相同架構(gòu)的BlockRAM,每一塊BlockRAM是36KB大小的真正的雙端口存儲器,
2017-02-08 10:19:33194

FPGAXilinx的7系列學(xué)起(6)

2.3 7 系列BlockRAM使用三種模式 2.3.1 簡單單口BlockRAM 如上圖所示,簡單的單口RAM的端口非常簡單: 時鐘: CLKA, 地址: ADDRA 寫使能: WEA, 寫數(shù)據(jù)
2017-02-08 10:21:11194

Xilinx 7系列FPGA介紹

Xilinx 7系列FPGA概覽 文章目錄 Xilinx 7系列FPGA概覽 1.Xilinx的四個工藝級別 2.Virtex、Kintex、Artix和Spartan 3.7系列特點 4.7系列
2020-11-13 18:03:3014065

Xilinx 7系列FPGA時鐘資源

Xilinx7系列FPGA包括四個FPGA系列,它們都是為最低功耗而設(shè)計的,以使一個通用設(shè)計能夠跨系列擴展以獲得最佳的功率、性能和成本。斯巴達-7系列是7系列產(chǎn)品中密度最低、成本最低的入門級產(chǎn)品
2020-12-10 14:20:0018

Xilinx 7 系列FPGA中的Serdes總結(jié)

本文檔的主要內(nèi)容詳細介紹的是Xilinx 7 系列FPGA中的Serdes總結(jié)。
2020-12-31 17:30:5825

Xilinx 7系列FPGA簡介--選型參考

Xilinx-7系列FPGA主要包括:Spartan?-7、Artix?-7、Kintex?-7、Virtex?-7。其性能、密度、價格也隨著系列的不同而提升。和前幾代FPGA產(chǎn)品不同的是,7系列
2021-01-30 06:00:1116

Xilinx 7系列FPGA管腳是如何定義的?

引言: 我們在進行FPGA原理圖和PCB設(shè)計時,都會涉及到FPGA芯片管腳定義和封裝相關(guān)信息,本文就Xilinx 7系列FPGA給出相關(guān)參考,給FPGA硬件開發(fā)人員提供使用。通過本文,可以了解到:
2021-05-01 09:47:0010367

XILINX可編程邏輯?7系列FPGA

  XILINX是可編程邏輯芯片,由多個系列的性能可以滿足一般的邏輯設(shè)計要求,如賽靈思7系列Xilinx?7系列FPGA由四個FPGA系列組成 7A 7V 7S 7K,可滿足各種系統(tǒng)要求,從低
2022-11-03 14:39:541446

Xilinx 7系列與Ultrascale系列FPGA的區(qū)別

Xilinx是一家專業(yè)的可編程邏輯器件(PLD)廠商,其產(chǎn)品包括FPGA、CPLD、SOC等。XilinxFPGA產(chǎn)品線有多個系列,其中7系列和Ultrascale系列是比較常見的兩種。那么,這兩個系列有什么區(qū)別呢?
2023-09-15 14:44:541776

簡述Xilinx 7系列FPGA芯片相關(guān)知識

Xilinx 7系列 芯片 應(yīng)用非常廣泛,具有成本低、性能強悍、成熟穩(wěn)定的特點,目前Xilinx( AMD )已延長該系列芯片的生命周期至少到2035年。 本文主要介紹Xilinx 7系列 FPGA
2023-11-28 10:20:02392

Xilinx fpga芯片系列有哪些

Xilinx FPGA芯片擁有多個系列和型號,以滿足不同應(yīng)用領(lǐng)域的需求。以下是一些主要的Xilinx FPGA芯片系列及其特點。
2024-03-14 16:24:41215

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