FPGA開(kāi)發(fā)之Tcl的基于項(xiàng)目設(shè)計(jì)

step1：使用creat_project指令創(chuàng)建一個(gè)項(xiàng)目設(shè)計(jì)，產(chǎn)生這個(gè)項(xiàng)目的目錄，以及有關(guān)的子目錄。
具體使用的指令是create_project tcl_first //這里的tcl_first是你的項(xiàng)目名稱。
在你建好的項(xiàng)目中，有.xpr，.data，.srcs和.runs的目錄。其中.xpr和.data保存著全部項(xiàng)目管理的信息和狀態(tài)。在.srcs目錄下的就是源文件：RTL（verilog，VHDL，system verilog）；IP核（利用import_file指令將文件放到Source_1的目錄下，或者add File）；約束文件集在constrs_1：包含設(shè)計(jì)所需的全部約束文件（時(shí)序約束和物理約束）；仿真文件：testbench和測(cè)試案例。使用get_filesets指令可以找到文件集，利用get_files指令可以找到文件。

step2：項(xiàng)目運(yùn)行管理器：輸出文件的位置：DIRECTORY。
利用的工具：FLOW。
綜合運(yùn)行：XST可以作為綜合工具。
運(yùn)行之后可以在TCL看要求的特性：get_property。
以上是一些可能用到的指令。
利用creat_run指令產(chǎn)生運(yùn)行，synth_1和impl_1的運(yùn)行是自動(dòng)產(chǎn)生的。
利用set_property設(shè)置運(yùn)行對(duì)象的特性來(lái)配置運(yùn)行。利用launch_runs指令啟動(dòng)運(yùn)行，利用-next_step或-to_step選項(xiàng)可以控制哪個(gè)步驟運(yùn)行。
利用-pre_launch_script指令和-post_launch_script選項(xiàng)可以在進(jìn)程進(jìn)行之前或之后運(yùn)行Tcl腳本。
利用reset_runs指令可以進(jìn)行復(fù)位運(yùn)行。
利用wait_on_run指令主要的vivado設(shè)計(jì)套件的進(jìn)程可以等待一個(gè)運(yùn)行完成。
使用open_design可以看你的設(shè)計(jì)！

step3：約束管理： 當(dāng)使用launch_runs的時(shí)候啟動(dòng)一個(gè)進(jìn)程，后臺(tái)在開(kāi)始之前讀入約束。在交互模式下，約束存放在存儲(chǔ)器中，可以利用report_time和report_summmary產(chǎn)生時(shí)序報(bào)告。

step4：進(jìn)入實(shí)戰(zhàn)，了解了這么多概念，接下來(lái)試試?yán)没陧?xiàng)目的設(shè)計(jì)流程通過(guò)產(chǎn)生設(shè)計(jì)項(xiàng)目，添加源文件，設(shè)置項(xiàng)目變量進(jìn)行進(jìn)程特性和實(shí)現(xiàn)設(shè)計(jì)項(xiàng)目四個(gè)步驟實(shí)現(xiàn)wavegen項(xiàng)目。

利用Tcl 修改Tcl文件 在指定位置添加Tcl命令
產(chǎn)生設(shè)計(jì)項(xiàng)目 DO_build.tcl #source $script_dir / create_proj.tcl
create_proj.tcl create_project wave_gen -part $device
set_property target_language Verilog [current_project]
添加源文件 Do_build.tcl #source_files $script_dir/load_files.tcl
Load_files.tcl import_files [glob $src_dir / *]
import_files -fileset [get_fileset constrs_1] $xdc_dir / wave_gen_timing.xdc
get_timing.xdc
設(shè)置項(xiàng)目變量 Do_build.tcl "#source $ script_dir/set_props.tcl"
進(jìn)行進(jìn)程特征 Set_props.tcl set_property steps.synth_design. args. flatten_hierarchy full [get_runs synth_1]
實(shí)現(xiàn)設(shè)計(jì)項(xiàng)目 Do_build.tcl "#source $ script_dir/implement.tcl"
Implement.tcl wait_on_run synth_1

Do_build.tcl文件：
# This script will form the basis of a repeatable, scripted build process
# that can be used to generate complete projects.
#
# While completely scripted, the end result is an Vivado project that can be
# viewed and even manipulated by the Vivado IDE.
#
# This script will
# - Create a new directory for the build
# - the name will be build_YYMMDD_HHMMSS where YYMMDD_HHMMSS is the
# current time
# - Change directory into that directory
# - Create a new Vivado project
# - Set the main project properties for the target device
# - Load all the # source files
# - Set appropriate process properties
# - Implement the design
#

# Get the current date/time. The result is a machine readable version of the
# the date/time (number of seconds since the epoch started)

set time_raw [clock seconds];

# Format the raw time to a date string

set date_string [clock format $time_raw -format "%y%m%d_%H%M%S"]

# Set the directory name to be build_YYMMDD_HHMMSS
set proj_dir "build_$date_string"

# Create the new build directory
puts "Creating build directory $proj_dir"
file mkdir $proj_dir

# The remaining TCL scripts live in this directory. Remember
# the path before we change directories
set script_dir [pwd]
set src_dir [pwd]/wave_gen/src
set core_dir [pwd]/wave_gen/cores
set xdc_dir [pwd]/wave_gen/constraints

# Change directories to the new build directory
puts "Changing directory to $proj_dir"
cd $proj_dir

# Source the script that will create the new project
source $script_dir/create_proj.tcl

# Source the script that will imports all the files required for the build
source $script_dir/load_files.tcl

# Source the script that will set all the process properties necessary
source $script_dir/set_props.tcl

# Source the script that will regenerate the cores and run the implementation
# process
source $script_dir/implement.tcl