- Verilog實(shí)現(xiàn)UART之一：接收模塊

/*下降沿捕獲模塊*/
always @(posedge clk16x or posedge rst)
begin
if (rst)
begin
rxd1 <= 1'b1 ;
rxd2 <= 1'b1 ;
end
else
begin
rxd1 <= rxd ;
rxd2 <= rxd1 ;
end
end

always @(posedge clk16x or posedge rst)
begin
if (rst)
clk1x_enable <= 1'b0;
else if (!rxd1 && rxd2) /*如果捕獲到下降沿，則開(kāi)始計(jì)數(shù)*/
clk1x_enable <= 1'b1 ;
else if (no_bits_rcvd == 4'b1100)
clk1x_enable <= 1'b0 ;
end

/*數(shù)據(jù)準(zhǔn)備好標(biāo)志位的控制模塊*/
always @(posedge clk16x or posedge rst or negedge rdn)
begin
if (rst)
data_ready = 1'b0 ;
else if (!rdn)
data_ready = 1'b0 ;
else
if (no_bits_rcvd == 4'b1011)
data_ready = 1'b1 ;
end

/*計(jì)數(shù)模塊，產(chǎn)生一個(gè)對(duì)clk16x進(jìn)行16分頻的時(shí)鐘信號(hào)，用該信號(hào)的上升沿進(jìn)行采樣 */
always @(posedge clk16x or posedge rst)
begin
if (rst)
clkdiv = 4'b0000 ;
else if (clk1x_enable)
clkdiv = clkdiv +1 ;
end

assign clk1x = clkdiv[3] ;

/*對(duì)clk1x進(jìn)行計(jì)數(shù)*/
always @(posedge clk1x or posedge rst or negedge clk1x_enable)
if (rst)
　　no_bits_rcvd = 4'b0000;
else
　　if (!clk1x_enable)
　　　　no_bits_rcvd = 4'b0000 ;
　　else
　　　　no_bits_rcvd = no_bits_rcvd + 1 ;

/*采樣進(jìn)程*/
always @(posedge clk1x or posedge rst)
if (rst)
begin
rsr <= 8'b0 ;
rbr <= 8'b0 ;
parity <= 1'b1 ;
parity_error = 1'b0 ;
end
else
begin
if (no_bits_rcvd >= 4'b0001 && no_bits_rcvd <= 4'b1001)
　　　　begin
　　　　　　rsr[0] <= rxd2 ;
　　　　　　rsr[7:1] <= rsr[6:0] ; //數(shù)據(jù)左移
　　　　　　parity <= parity ^ rsr[7] ; //校驗(yàn)位
　　　　end
　　　　else if (no_bits_rcvd == 4'b1010)
　　　　begin
　　　　　　rbr <= rsr ; //輸出接收到的數(shù)據(jù)
　　　　end
　　　　else if (!parity)
　　　　　　parity_error = 1'b1 ; //判斷校驗(yàn)位是否正確
　　 else if ((no_bits_rcvd == 4'b1011) && (rxd2 != 1'b1))//判斷是否收到停止位，否則給出幀錯(cuò)誤信號(hào)
　　　　　　framing_error = 1'b1 ;
　　　　else framing_error = 1'b0 ;
　　　　end
endmodule