變化中的SoC設(shè)計(jì)流程

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　　身處市場(chǎng)領(lǐng)先地位的SoC(系統(tǒng)單芯片)設(shè)計(jì)團(tuán)隊(duì)認(rèn)為，“慣常的業(yè)務(wù)”已不復(fù)重現(xiàn)。強(qiáng)大的技術(shù)與商務(wù)力量(似乎獨(dú)立于EDA供應(yīng)商的路線圖)都在將SoC設(shè)計(jì)方法重新塑造為新的形式，并與僅僅幾年前的最佳實(shí)踐有非常大的差異。對(duì)很多架構(gòu)師、設(shè)計(jì)者和管理者來(lái)說(shuō)，這種變化會(huì)很痛苦。然而，糾結(jié)于過(guò)去就意味著失敗。

　　這一變化有幾種促進(jìn)力量?，F(xiàn)實(shí)的財(cái)務(wù)與地理狀況已迫使對(duì)第三方IP(知識(shí)產(chǎn)權(quán))的依賴性提高，并且削弱了從下游問題到RTL(寄存器傳輸級(jí))糾錯(cuò)的反饋回路。復(fù)雜性已迫使以前下游的工作進(jìn)入到設(shè)計(jì)流的早期，尤其是激進(jìn)電源管理的設(shè)計(jì)產(chǎn)生的電源與時(shí)鐘網(wǎng)絡(luò)的復(fù)雜性。另外，先進(jìn)工藝的挑戰(zhàn)也同時(shí)影響到了前端和后端的工作。

　　推動(dòng)力

　　IP可能是解決方案的一部分，而不是問題的一部分。從I/O控制器到CPU的一切IP重用，可能都對(duì)設(shè)計(jì)團(tuán)隊(duì)起到了驅(qū)散和縮減作用。但I(xiàn)P的普遍使用改變了設(shè)計(jì)流的本質(zhì)。以前的流程包括：建立性能需求、將它們縮減至RTL、網(wǎng)表綜合，以及在單元中實(shí)現(xiàn)?，F(xiàn)在，設(shè)計(jì)流程變成了一組特定的復(fù)雜、日趨固定且不透明功能塊的裝配與強(qiáng)制封裝的過(guò)程。當(dāng)設(shè)計(jì)者在整合或封裝中遇到問題時(shí)，通常只有原始IP的開發(fā)者才能提供幫助。

　　雖然IP重用有助于減少設(shè)計(jì)的規(guī)模，但無(wú)助于減少?gòu)?fù)雜性的其它方面。尤其是對(duì)電源管理來(lái)說(shuō)，時(shí)鐘門控是降低動(dòng)態(tài)功耗的一種強(qiáng)制性設(shè)計(jì)步驟，但它也將SoC的時(shí)鐘網(wǎng)絡(luò)搞得非常復(fù)雜，因此時(shí)鐘樹實(shí)際上成為了另外的信號(hào)網(wǎng)絡(luò)，需要作提取、時(shí)序、電源與信號(hào)完整性收斂。電壓島、電源門控，以及DVFS(動(dòng)態(tài)電壓/頻率縮放)正在進(jìn)入大多數(shù)設(shè)計(jì)團(tuán)隊(duì)，它們的使用很可能使電源網(wǎng)格更加復(fù)雜化。

　　最后，工藝本身也在促進(jìn)著變革。盡管工藝工程師與單元庫(kù)開發(fā)者都在竭盡全力，但到65nm節(jié)點(diǎn)時(shí)，先進(jìn)工藝的復(fù)雜性已開始穿過(guò)定制/單元的障礙，將其呈現(xiàn)在芯片設(shè)計(jì)者面前。Virage Logic公司技術(shù)營(yíng)銷總監(jiān)Lisa Minwell認(rèn)為：“我們存儲(chǔ)編譯器的設(shè)計(jì)者已不得不去處理工藝變動(dòng)、單元驅(qū)動(dòng)強(qiáng)度不足，以及日益復(fù)雜的DFM (可制造性設(shè)計(jì))規(guī)則問題?！辈捎没趩卧鞒痰男酒O(shè)計(jì)者現(xiàn)在要面臨所有這些問題。這些力量的結(jié)合，不僅使設(shè)計(jì)更為困難，而且還改變了設(shè)計(jì)所依從的方案。

　　艱難的開始

　　Open-Silicon公司剛做了一個(gè)1億門的無(wú)線網(wǎng)絡(luò)SoC。該公司的設(shè)計(jì)采用了TSMC(臺(tái)積電公司)的65 nm CMOS工藝。Open-Silicon公司工程副總裁Taher Madraswala稱：“設(shè)計(jì)的關(guān)鍵是先期的規(guī)劃?！監(jiān)pen-Silicon公司在芯片的物理設(shè)計(jì)方面與ASIC設(shè)計(jì)服務(wù)公司Brite Semiconductor公司合作，采用了來(lái)自一家無(wú)晶圓半導(dǎo)體供應(yīng)商HiSilicon公司的需求與RTL。Madraswala說(shuō)，“這差不多是一個(gè)自頂向下的設(shè)計(jì)”，并指出時(shí)鐘布局對(duì)先期工作有明顯的推動(dòng)作用。

　　Open-Silicon的工作開始于了解設(shè)計(jì)，完成風(fēng)險(xiǎn)評(píng)估。他說(shuō):“這是一個(gè)非常巨大的內(nèi)核，還有一些極長(zhǎng)的走線。因此，我們花了三天時(shí)間開會(huì)以了解時(shí)鐘結(jié)構(gòu)?！睂?duì)塊的布放來(lái)說(shuō)，了解各個(gè)時(shí)鐘來(lái)源、使用者以及門控結(jié)構(gòu)是必需的預(yù)備工作。如果團(tuán)隊(duì)犯了錯(cuò)誤，那時(shí)鐘的時(shí)序就幾乎沒有收斂的機(jī)會(huì)了。

　　Open-Silicon公司必須使用多個(gè)IP內(nèi)核實(shí)例，它們基本上確定了管腳的位置，給塊的布放帶來(lái)了另一種約束。Madraswala解釋說(shuō)：“問題在于可重復(fù)性。如果你改變了內(nèi)核的定位方向，則關(guān)鍵走線的長(zhǎng)度就變了，得到的時(shí)序就不同了。”于是，該團(tuán)隊(duì)對(duì)頂層信號(hào)、時(shí)鐘和I/O作了一次預(yù)先布線，然后將這個(gè)布線作為設(shè)計(jì)分區(qū)以及其后各塊布放的基礎(chǔ)。

　　Redpine Signals公司主席兼首席執(zhí)行官Venkat Mattela說(shuō)：“現(xiàn)在，很難在系統(tǒng)級(jí)對(duì)一個(gè)設(shè)計(jì)作劃分?！彼赋龉こ處煴仨氃谠缙谧麟娫匆?guī)劃。Redpine公司的設(shè)計(jì)中有一個(gè)用于嵌入系統(tǒng)應(yīng)用的極低功耗802.11n收發(fā)器，RTL中，模塊定義為獨(dú)立于芯片電源策略的實(shí)體。其后的模塊分區(qū)工作不僅產(chǎn)生了功能邊界，同時(shí)還有電壓島與時(shí)鐘域之間的邊界。因此，設(shè)計(jì)團(tuán)隊(duì)可以在設(shè)計(jì)的開始，將每個(gè)RTL塊中的電源意圖(Power intent)捕捉成為一個(gè)UPF(通用電源格式)文件。

　　在設(shè)計(jì)早期還要注意其它一些問題。例如，Vitesse半導(dǎo)體公司最近開發(fā)了一款24端口的交換So C，集成了銅線PHY(物理層)塊(圖1)。該公司的設(shè)計(jì)總監(jiān)Mandeep Chadra稱，在評(píng)估設(shè)計(jì)者可以做到多大集成度時(shí)，主要的工作都是看PHY塊的功耗，因?yàn)檫@些塊的功耗占總功耗的大部分。他說(shuō)：“在整個(gè)規(guī)劃過(guò)程中，電源一直是一個(gè)主要問題，尤其是當(dāng)我們的目標(biāo)是一個(gè)打線封裝時(shí)?！狈庋b問題決不能事后才定，而要進(jìn)入芯片規(guī)劃的早期決策。當(dāng)不采用倒裝芯片的信號(hào)再分配層時(shí)，片芯上I/O的布局就要反映出芯片的管腳布局。在這些頻率上，芯片必然影響到將使用的電路板布局。因此，Chadra補(bǔ)充說(shuō)，一個(gè)交換機(jī)的物理布局會(huì)直接影響到公司的平面規(guī)劃。

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　　圖1. Vitesse 7427包括一個(gè)24端口交換機(jī)和MIPS處理器，集成了PHY和MAC。