關(guān)于高速接口技術(shù)簡析

1差分信號技術(shù)概況

高速差分信號有多種備選形式，這些差分技術(shù)有著相同的特點，但性能、功耗、應(yīng)用場景等方面又變化多端。

差分技術(shù)

工業(yè)標(biāo)準(zhǔn)

最大數(shù)據(jù)率

VOD輸出幅值

電源功耗

LVDS

TIA/EIA-644

3.125Gbps

±350mV 低

LVPECL

無

10+Gbps

±800mV

中到高

CML

無

10+Gbps

±800mV

中

M-LVDS

TIA/EIA-899

250Mbps

±550mV

低

B-LVDS

無

800Mbps

550mV

低

國際標(biāo)準(zhǔn)ANSI/TIA/EIA-644A和ANSI/TIA/EIA-899中定義了LVDS和M-LVDS技術(shù)。Current-Mode Logic電流模式邏輯和Low-Voltage Positive-Emitter-Coupled Logic低壓正發(fā)射級耦合邏輯技術(shù)在業(yè)界應(yīng)用廣泛，由于暫缺對應(yīng)的工業(yè)標(biāo)準(zhǔn)，不同廠商的實現(xiàn)形式和接口的差異較大，往往采用AC耦合的方式來解決門限差異和兼容性問題。

典型的LVDS驅(qū)動接收對如圖1所示，驅(qū)動端使用3.5mA電流源。由于接收端輸入阻抗高，絕大多數(shù)有效電流將流過100Ω端接電阻，在接收端輸入處形成350mV壓差。接收端閾值電壓一般不超過100mV，且共模電壓在0到2.4V之間都可以維持這樣的激勵，能夠在驅(qū)動端和接收端提供很好的噪聲裕量和共模漂移容忍度。當(dāng)電流方向改變時，幅值不變、極性反轉(zhuǎn)，由此產(chǎn)生了邏輯“1”和“0”。CML和LVPECL有著類似的結(jié)構(gòu)，區(qū)別在于驅(qū)動電流強度和端接策略。

圖2為差分信號簡圖。首先，電流源在不同的方向驅(qū)動邏輯“1”和“0”，始終保持打開的狀態(tài)；相比于單端信號技術(shù)，可以消除晶體管頻繁開關(guān)造成的開關(guān)噪聲和EMI。其次，差分雙線相互毗鄰可提供重要的抗噪能力，兩根單線吸收的交調(diào)或EMI噪聲是一致的，接收端只對兩個通道的差值響應(yīng)，“共模”噪聲會隨之消除。此外，由于兩條線承載的電流等幅反相，產(chǎn)生最小的EMI。

2LVDS低壓差分信號技術(shù)

LVDS效率很高，輸出幅值約350mV，在消耗較少能量的情況下，實現(xiàn)高達3.125Gbps數(shù)據(jù)速率；端接策略簡單、低功耗和低噪聲的性能使得LVDS技術(shù)在幾十Mbps到3Gbps之間應(yīng)用廣泛。

為實現(xiàn)更高的數(shù)據(jù)速率，就需要使用CML或LVPECL。這兩種技術(shù)通過非?？烨叶傅奶冄睾徒咏?00mV的輸出幅值，來提供超過10Gbps的數(shù)據(jù)速率，因此相對于LVDS會消耗更多的能量。

3CML電流模式邏輯技術(shù)

高速點對點形式的CML接口可提供超過10Gbps的數(shù)據(jù)速率。如圖3所示，CML通常在驅(qū)動端和接收端均集成了端接網(wǎng)絡(luò)，采用被動的50Ω上拉電阻連接到電源；通過AC耦合技術(shù)實現(xiàn)信號傳輸，需要傳輸DC平衡數(shù)據(jù)。

4LVPECL低壓正發(fā)射極耦合邏輯技術(shù)

LVPECL和PECL都是20世紀(jì)60年代ECL技術(shù)的分支，ECL通常在地和-5.2V之間供電。由于需要陰軌，ECL難以與其他邏輯兼容，直到PECL作為陽軌技術(shù)引進。ECL、PECL、LVPECL都需要50Ω端接到軌端，低于多數(shù)陽軌2V。ECL驅(qū)動器為低阻抗開射極輸出，約700到800mV，可產(chǎn)生非?？烨移胶獾奶冄?。LVPECL的優(yōu)點在于陡峭且平衡的跳變沿、高驅(qū)動能力；缺點在于高功耗，有時需要獨立的端接軌。

5選擇合格的技術(shù)應(yīng)用

在選擇高速接口技術(shù)時，應(yīng)該注意如下因素：

● 所需帶寬

● 驅(qū)動電纜、背板或長線的能力

● 電源預(yù)算

● 網(wǎng)絡(luò)拓?fù)?/p>

● 串行或并行數(shù)據(jù)傳輸方式

● 工業(yè)標(biāo)準(zhǔn)間的兼容性

● 信號條件的特殊需求

LVDS作為最常用的差分信號接口，其低功耗、弱EMI、強抗噪特性使得應(yīng)用最為廣泛。此外，LVDS的共模輸入范圍廣，易于與其他差分信號技術(shù)交互操作。最新一代的LVDS工作在DC到3.125Gbps之間，器件可通過預(yù)加重和均衡化等手段使信號通過有損電纜和印制板走線。

速率大于3.125Gbps時一般使用CML信號，PCIe、SATA、HDMI等通訊標(biāo)準(zhǔn)使用與CML一致的規(guī)則來規(guī)定特定的信號細(xì)節(jié)。

介于2Gbps到3.125Gbps之間的速率，高速接口的選擇取決于所需功能、性能、功耗等因素。對于相對短距的傳輸，CML有著最小的抖動而LVDS有著最低的電源功耗。對于長距傳輸，介質(zhì)損耗占據(jù)主要因素地位，首當(dāng)其沖要使數(shù)據(jù)速率和質(zhì)量的傳輸條件最佳，LVDS和CML均可采用預(yù)加重、去加重、均衡化等處理技術(shù)。