一文讀懂PCIe 時(shí)鐘結(jié)構(gòu)

Data Clocked Refclk Architecture，即數(shù)據(jù)時(shí)鐘參考時(shí)鐘架構(gòu)，僅發(fā)送端需要 Refclk，接收端無(wú)需外部 RefClk，接收端物理層從數(shù)據(jù)流中恢復(fù)出時(shí)鐘提供給 CDR（Clock Data Recovery，時(shí)鐘數(shù)據(jù)恢復(fù)）作為參考時(shí)鐘。

圖1：參考時(shí)鐘結(jié)構(gòu)示意圖

1. Common Refclk Architecture

Common Refclk Architecture，即同源參考時(shí)鐘架構(gòu)，PCIe收發(fā)設(shè)備共用一個(gè)時(shí)鐘源，是目前是使用最為廣泛的方案。

缺點(diǎn)：

對(duì)于適用同一 Common Clock 作為參考時(shí)鐘的 PCIe 設(shè)備，所有設(shè)備間的時(shí)鐘偏斜（Clock Skew）必須保持在一定范圍內(nèi)（有部分文章介紹是12ns，我目前還沒(méi)找到數(shù)據(jù)來(lái)源），大型電路板設(shè)計(jì)或者跨板的PCIe設(shè)備布局布線存在很大挑戰(zhàn)。

優(yōu)點(diǎn)：

·收發(fā)側(cè)的時(shí)鐘抖動(dòng)jitter都是相同的，因此便于跟蹤和計(jì)算

·在此架構(gòu)中，支持SSC功能，很容易達(dá)到600 ppm的指標(biāo)

·即使收發(fā)端進(jìn)入L0S和L1低功耗狀態(tài)，refclk仍然是可用的，即使在缺少bit流提供數(shù)據(jù)邊沿（in the absence of a bit stream to supply the edges in the data）的情況下，接收器的CDR仍然能夠保持恢復(fù)時(shí)鐘的平衡，有效阻止了本地PLL的偏移，相對(duì)于其他時(shí)鐘方案，恢復(fù)到L0狀態(tài)所需時(shí)間最少。

總結(jié)：Common Refclk Architecture 穩(wěn)定性好，支持SSC，是目前應(yīng)用最廣泛的參考時(shí)鐘方案，也是最推薦的設(shè)計(jì)方案。

2. Separate Refclk Architecture

Separate Refclk Architecture，即獨(dú)立參考時(shí)鐘架構(gòu)，收發(fā)端采用獨(dú)立的參考時(shí)鐘。

優(yōu)點(diǎn)：參考時(shí)鐘獨(dú)立，參考時(shí)鐘不需要穿越背板和連接器，從而使PCB設(shè)計(jì)變得更為簡(jiǎn)單，使得架構(gòu)更加的靈活。

缺點(diǎn)：接收側(cè)觀察到的時(shí)鐘抖動(dòng)(jitter)是兩端參考時(shí)鐘jitter的組合，并且不利于計(jì)算，使得參考時(shí)鐘的設(shè)計(jì)更加嚴(yán)格。在此模式下，支持SSC模式對(duì)設(shè)計(jì)提出了更高的要求,例如物理層CDR設(shè)計(jì)更加復(fù)雜，物理層需要更大的緩存。

根據(jù)有無(wú) SSC 可進(jìn)一步分為 SRNS ( Separate Refclk with No SSC) 及 SRIS (Separate Refclk with Independent SSC)

SRNS：不使用SSC功能，時(shí)鐘抖動(dòng)更小，不需要額外加大彈性緩存（Elastic Buffer）的深度

SRIS: 使用SSC功能，能夠有效減少電磁干擾（EMI），但是時(shí)鐘抖動(dòng)增加，需要額外加大彈性緩存（Elastic Buffer）的深度

相對(duì)于SRNS，SRIS:開(kāi)啟了SSC，接收側(cè)觀察到的時(shí)鐘抖動(dòng)會(huì)加大，因此發(fā)生SKP的頻率會(huì)增加，因此在物理層需要加大彈性緩存（Elastic Buffer）的深度，用于消除開(kāi)啟SSC的負(fù)面影響。但是彈性緩存（Elastic Buffer）深度加大后，數(shù)據(jù)傳輸路徑延時(shí)也增加了.

3. Data Clocked Refclk Architecture

Data Clocked Refclk Architecture，即數(shù)據(jù)時(shí)鐘參考時(shí)鐘架構(gòu)，僅發(fā)送端需要 Refclk，接收端無(wú)需外部 RefClk，接收端物理層從數(shù)據(jù)流中恢復(fù)出時(shí)鐘提供給 CDR（Clock Data Recovery，時(shí)鐘數(shù)據(jù)恢復(fù)）作為參考時(shí)鐘。

Data Clocked Refclk Architecture在PCIe2.0中首次，PCIe3.0中保留了這項(xiàng)技術(shù)，但是在PCIe4.0又丟棄了。因此不推薦使用。

優(yōu)點(diǎn)：實(shí)現(xiàn)簡(jiǎn)單，Data Clock 時(shí)鐘方案是三種方案中最易實(shí)現(xiàn)的方案，其無(wú)需外部參考時(shí)鐘

缺點(diǎn)：PCIe4.0 沒(méi)有保留此方案，不推薦使用。

參考資料：

[1]PCI Express Base Specification Revision 4.0 Version 1.0

[2]PCI Express Base Specification? Revision 3.0

[3]https://mp.weixin.qq.com/s?__biz=MzA4ODAxMDQ4Mw==&mid=2652275087&idx=1&sn=49f476a3bdf2ce4ab7aa5b9ec25518c1&scene=19#wechat_redirect

[4]https://blog.csdn.net/weixin_40357487/article/details/123267953--圖1來(lái)源

[5]MindShare PCI Express Technology 3.0

[6]https://mp.weixin.qq.com/s?src=11×tamp=1685178611&ver=4554&signature=bb3hlR2dGL2tqQMDIoBpJ7WlsaqSoF5QVNTeyuwjXvKA8YAvpFgVDIqsEJymj0xjV-od1m-n4NHDxSj9zCoGlrgBmWFE8-PTFCldOaKG5nNUlTu6VrDQlPnp5PgfJhFz&new=1

編輯：黃飛