PCIe接口全稱PCI Express，由PCI-SIG組織發(fā)布的用于替代PCI總路線的新一代高速串行總線與接口。PCIe接口版本經(jīng)歷PCIe1.0、PCIe2.0、PCIe3.0，目前主流應(yīng)用的PCIe接口為PCIe2.0。

PCIe作為高速差分串行接口用于替代PCI單端并行接口，在進(jìn)行物理層信號(hào)測(cè)試時(shí)，不同于PCI利用同步時(shí)鐘（33MHz）進(jìn)行數(shù)據(jù)讀寫，PCIe通過(guò)高達(dá)2.5Gbps的速率對(duì)信號(hào)進(jìn)行收發(fā)操作，硬件測(cè)試時(shí)主要關(guān)注其參考時(shí)鐘（100MHz）和差分收發(fā)信號(hào)（2.5Gbps或5Gbps）。

1、PCIe接口硬件特性

PCIe規(guī)范非常復(fù)雜，規(guī)格分為基本標(biāo)準(zhǔn)（Base）和CEM標(biāo)準(zhǔn)（Card Electromechanical），前者主要描述PCIe的基本結(jié)構(gòu)、協(xié)議、鏈路層、物理層以及軟件接口，適用于所有PCIe接口，后者重點(diǎn)關(guān)注PCIe接口在PCI桌面/服務(wù)器中的應(yīng)用策略，包括各種類型的插卡的定義與使用等，兩個(gè)規(guī)范互有關(guān)聯(lián)，要理解芯片級(jí)互連的硬件（電氣）特性要求，需要深入分析兩個(gè)規(guī)范。

2、PCIe基本拓?fù)浣Y(jié)構(gòu)

PCIe CEM標(biāo)準(zhǔn)規(guī)范根據(jù)PCIe器件的位置將PCIe分成三種拓?fù)浣Y(jié)構(gòu)：

• 芯片級(jí)互連，PCIe器件在同一系統(tǒng)單板上；
• 插卡級(jí)互連，PCIe器件通過(guò)插卡與系統(tǒng)板插座互連，系統(tǒng)板和插卡上各有一個(gè)PCIe器件；
• 背板級(jí)互連，PCIe器件分別在兩種插卡，通過(guò)背板（或系統(tǒng)板）上插座完成PCIe互連。

圖2.1?1、芯片級(jí)互連

圖2.1?2、插卡級(jí)互連

圖2.1?3、背板級(jí)互連

其中，插卡級(jí)互連與背板級(jí)互連多用于PC或服務(wù)器的主板，PCIe CEM規(guī)范對(duì)其硬件電氣特性描述非常詳細(xì)，且主流的高端示波器廠家都提供了一致性測(cè)試夾具和軟件，這里不作描述。

**3、**芯片級(jí)互連PCIe電氣特性

芯片級(jí)PCIe互連在通信產(chǎn)品中應(yīng)用極為廣泛，目前幾乎完全替代PCI接口，成為了芯片互連的標(biāo)準(zhǔn)接口。芯片級(jí)PCIe接口通過(guò)是1 lane的差分串行線連接，主要信號(hào)包括復(fù)位、參考時(shí)鐘Refclk以及收發(fā)差分串行SerDes信號(hào)，復(fù)位信號(hào)較為簡(jiǎn)單，PCIe規(guī)范沒有特殊要求，本文重點(diǎn)討論Refclk與SerDes信號(hào)要求與測(cè)試。

3.1 參考時(shí)鐘Refclk±

關(guān)于PCIe參考時(shí)鐘， PCIe Base 2.1規(guī)范中沒有對(duì)Refclk的電氣特性有明確說(shuō)明，只是在4.3.7章節(jié)說(shuō)明對(duì)于2.5GT/s系統(tǒng)的時(shí)鐘參考《PCE Express Card Electromechanical Specification, Rev.2.0》。

查看PCIe card 2.0，對(duì)差分時(shí)鐘Refclk±有明確的電氣特性要求，如下所示。

從規(guī)范的要求來(lái)看，對(duì)輸入?yún)⒖紩r(shí)鐘重點(diǎn)關(guān)注時(shí)鐘頻率（周期）、占空比、上升/下降沿、差分輸入高低電平、邊沿單調(diào)性、單端交叉點(diǎn)電平以及周期間抖動(dòng)等指標(biāo)。

對(duì)于PCIe參考時(shí)鐘的使用，一般也有兩結(jié)構(gòu)Common-clock bus與 Source synchronous bus，前者是通過(guò)晶振或差分時(shí)鐘驅(qū)動(dòng)器同時(shí)給PCIe的主（master）從（slave）器件提供參考時(shí)鐘，后者是同主器件驅(qū)動(dòng)時(shí)鐘給從器件接收。對(duì)于common-clock模式，主從器件的參考時(shí)鐘都要測(cè)試，PCIe接口中的參考時(shí)鐘只是作為基準(zhǔn)時(shí)鐘使用，對(duì)差分信號(hào)沒有同步要求，所以不需要測(cè)試主從時(shí)鐘的時(shí)延skew，對(duì)source syschronous模式，只需要在從器件測(cè)試參考時(shí)鐘的接收端即可。

3.2 高速串行差分信號(hào)RXD±與TXD±

PCIe2.X支持5GT/s和2.5GT/s兩種速率，對(duì)于板內(nèi)芯片級(jí)互連來(lái)說(shuō)，驅(qū)動(dòng)端（Transimitter）信號(hào)質(zhì)量不是最重要的，重點(diǎn)關(guān)注接收端（Receiver）信號(hào)的電氣特性要求。

PCIe Base 2.1中第4.3.4章節(jié)對(duì)Receiver的電氣特性有了明確要求。

從規(guī)范得出，Receiver重點(diǎn)關(guān)注差分信號(hào)眼圖和抖動(dòng)，對(duì)應(yīng)VRX-DIFF-PP-CC和TRX-EYE-MEDIAN-to-MAX-JITTER，同時(shí)，測(cè)試時(shí)需要設(shè)計(jì)Rx PLL的帶寬。

4、PCIe接口硬件測(cè)試

根據(jù)上述章節(jié)對(duì)芯片級(jí)PCIe硬件電氣特性的描述，PCIe硬件測(cè)試主要包括PCIe參考時(shí)鐘測(cè)試和PCIe接收端信號(hào)測(cè)試。

4.1 PCIe參考時(shí)鐘測(cè)試

PCIe參考時(shí)鐘Refclk±為差分信號(hào)，分單端測(cè)試和差分測(cè)試，前者使用兩個(gè)有源單端探頭同時(shí)測(cè)試參考時(shí)鐘的正負(fù)端，測(cè)量交叉點(diǎn)電壓VCROSS，同進(jìn)觀察邊沿單調(diào)性；后者利用差分探頭測(cè)試差分時(shí)鐘的正負(fù)端，測(cè)量項(xiàng)包括頻率、上升/下降沿斜率、差分高低電平、點(diǎn)空比、邊沿單調(diào)性、時(shí)鐘抖動(dòng)等。具體測(cè)量項(xiàng)見下表所示。

表4?1 PCIe參考時(shí)鐘特性測(cè)試數(shù)據(jù)

4.2 PCIe接收端信號(hào)測(cè)試

PCIe串行數(shù)據(jù)信號(hào)測(cè)試，只測(cè)試信號(hào)的接收端（RXD在master端測(cè)試，TXD在slave端測(cè)試），測(cè)試點(diǎn)盡量靠近芯片引腳處。因PCIe規(guī)范對(duì)數(shù)據(jù)交叉電壓沒有要求，數(shù)據(jù)信號(hào)主要是測(cè)試差分信號(hào)，單端不作測(cè)試。測(cè)試內(nèi)容分為眼圖和抖動(dòng)，測(cè)試時(shí)注意示波器PLL帶寬的設(shè)置。

表4?2 PCIe數(shù)據(jù)測(cè)試數(shù)據(jù)

5、PCIe硬件測(cè)試案例

以某通信產(chǎn)品為例，測(cè)試其WIFI與CPU互連的PCIe接口信號(hào)，測(cè)試結(jié)果如下。

表5?1 PCIe時(shí)鐘測(cè)試數(shù)據(jù)

表5?2 PCIe時(shí)鐘測(cè)試數(shù)據(jù)

圖5?1 PCIe參考時(shí)鐘測(cè)試波形

圖5?2 PCIe接收端RXD測(cè)試眼圖

圖5-3 PCIe接收端TXD測(cè)試眼圖