Camera Link協(xié)議和FPGA的數(shù)字圖像信號源設(shè)計(jì)

1 引言

　　目前，各種圖像設(shè)備已廣泛應(yīng)用到航空航天、軍事、醫(yī)療等領(lǐng)域。圖像信號源作為地面圖像采集裝置測試系統(tǒng)中的一部分，其傳輸方式及信號精度都是影響系統(tǒng)性能的重要因素。由于圖像信號的傳輸速率高，數(shù)據(jù)量大，在傳輸過程中，其精度和傳輸距離易受影響。為了提高信號傳輸距離和精度設(shè)計(jì)了由FPGA內(nèi)部發(fā)出圖像數(shù)據(jù)，并通過FPGA進(jìn)行整體時(shí)序控制；輸出接口信號轉(zhuǎn)換成符合Camera Link標(biāo)準(zhǔn)的低電壓差分信號(LVDS)進(jìn)行傳輸。該圖像信號源已成功應(yīng)用于某彈載記錄器的地面測試臺系統(tǒng)中。

　　2 Camera Link接口及圖像數(shù)據(jù)接口信號

　　Camera Link標(biāo)準(zhǔn)是由國家半導(dǎo)體實(shí)驗(yàn)室(National Semiconductor)提出的一種Channel Link技術(shù)標(biāo)準(zhǔn)發(fā)展而來的，該接口具有開放式的接口協(xié)議，使得不同廠家既能保持產(chǎn)品的差異性，又能互相兼容。它在傳統(tǒng)LVDS傳輸數(shù)據(jù)的基礎(chǔ)上又加載了并轉(zhuǎn)串發(fā)送器和串轉(zhuǎn)并接收器，可在并行組合的單向鏈路、串行鏈路和點(diǎn)對點(diǎn)鏈路上，利用SER／DES(串行化／解串行化)技術(shù)以高達(dá)4.8 Gb／s的速度發(fā)送數(shù)據(jù)。CameraLink標(biāo)準(zhǔn)使用每條鏈路需兩根導(dǎo)線的LVDS傳輸技術(shù)。驅(qū)動器接收28個(gè)單端數(shù)據(jù)信號和1個(gè)時(shí)鐘信號，這些信號以7：1的比例被串行發(fā)送，也就是5對LVDS信號通道上分別傳輸4組LVDS數(shù)據(jù)流和1組LVDS時(shí)鐘信號，即完成28位數(shù)據(jù)的同步傳輸只需5對線，而且在多通道66 MHz像素時(shí)鐘頻率下傳輸距離可達(dá)6 m。

　　Camera Link是在Channel Link的基礎(chǔ)上增加了一些相機(jī)控制信號和串行通信信號，定義出標(biāo)準(zhǔn)的接頭也就是標(biāo)準(zhǔn)化信號線，讓Camera及影像卡的信號傳輸更簡單化，同時(shí)提供基本架構(gòu)(Base Configuration)、中階架構(gòu)(Medium Configuration)及完整架構(gòu)(Full Configuration)三種：基本架構(gòu)屬單一Camera Link元件，為單一接頭；中階架構(gòu)屬雙組Camera Link元件，為雙組接頭；完整架構(gòu)屬三組Camera Link元件，為三組接頭。

　　傳輸數(shù)據(jù)時(shí)使用的視頻同步信號固定不變，分別為： 幀同步信號FVAL：當(dāng)FVAL為高電平時(shí)，正輸出一幀有效數(shù)據(jù)；行同步信號LVAL：當(dāng)LVAL為高電平時(shí)，正輸出一個(gè)有效像元行(在兩個(gè)有效像元行中間，LVAL會跳過幾個(gè)無效的像素點(diǎn)，可在實(shí)際應(yīng)用時(shí)設(shè)定跳過的像素點(diǎn)數(shù))；數(shù)據(jù)有效信號DVAL：當(dāng)FVAL和LVAL為高時(shí)，DVAL為高電平，正輸出有效的數(shù)據(jù)；SPARE為備用信號。

　　設(shè)計(jì)中使用了FVAL和LVAL信號，當(dāng)FVAL和LVAL信號都為高電平時(shí)，圖像信號源數(shù)據(jù)在像素時(shí)鐘信號PIXCLK的控制下依次發(fā)送。其接口信號時(shí)序如圖1所示。

　　3圖像信號源的設(shè)計(jì)實(shí)現(xiàn)

　　3.1設(shè)計(jì)方案

　　檢測圖像數(shù)據(jù)記錄裝置性能、圖像信號源的標(biāo)準(zhǔn)圖像生成有兩種方法。一種是用FPGA直接生成信號，輸出圖像為0～255的灰度值圖像；另一種是通過上位機(jī)軟件下載圖像到信號源中，F(xiàn)PGA產(chǎn)生視頻同步信號和進(jìn)行整體邏輯控制。

　　設(shè)計(jì)中采用了FPGA與Camera Link接口器件DS90CR-285相結(jié)合的方案，其圖像信號源數(shù)據(jù)、像素時(shí)鐘信號及視頻同步信號由FPGA內(nèi)部模塊產(chǎn)生，經(jīng)過DS90CR285器件轉(zhuǎn)換成LVDS信號，接收端使用配套器件DS90CR286進(jìn)行解調(diào)?？紤]到FPGA的現(xiàn)場可編程特性，使用靈活方便，能夠降低硬件電路設(shè)計(jì)難度。

　　所以，該方案選擇FPGA作為主模塊。Camera Link接口器件DS90CR285是專用電平轉(zhuǎn)換器件，能將28位CMOS／TTL電平數(shù)據(jù)和一位像素時(shí)鐘信號分別轉(zhuǎn)換成4組LVDS數(shù)據(jù)流及一對LVDS時(shí)鐘信號進(jìn)行傳輸，由于采用差分傳輸方式，提高了傳輸距離及信號精度。

　　3.2硬件結(jié)構(gòu)

　　圖2給出圖像信號源的硬件結(jié)構(gòu)框圖，主要由圖像信號源和外圍電路組成。前者是設(shè)計(jì)的核心，它選用Xilinx公司的Spartan-Ⅱ系列FPGAXC2S50，用以設(shè)計(jì)系統(tǒng)時(shí)序、圖像數(shù)據(jù)及產(chǎn)生相應(yīng)的信號；后者主要包括晶體振蕩器、電平轉(zhuǎn)換器件DS90CR285及輸入輸出接口。

　　系統(tǒng)上電后，晶體振蕩器輸出時(shí)鐘信號，F(xiàn)PGA內(nèi)部主控模塊將自動產(chǎn)生與Camera Link協(xié)議相匹配的信號傳輸時(shí)序。FPGA內(nèi)部產(chǎn)生的像素時(shí)鐘信號、幀同步信號、行同步信號和圖像數(shù)據(jù)一起進(jìn)入DS90CR285，并通過該電平轉(zhuǎn)換器件轉(zhuǎn)換成LVDS信號，每對LVDS信號之間采用雙絞線傳輸，以消除耦合干擾。圖2中曲線部分即為Camera Link接口。

　　3.3 FPGA程序設(shè)計(jì)

　　設(shè)計(jì)中采用VHDL硬件描述語言進(jìn)行時(shí)序設(shè)計(jì)。系統(tǒng)時(shí)鐘為125 MHz，信號源像素時(shí)鐘信號PIXCLK為系統(tǒng)時(shí)鐘6分頻，即21 MHz。本圖像信號源數(shù)據(jù)格式為640×480，幀頻為53 Hz，即每秒傳輸53幀圖像。行同步信號LVAL和幀同步信號FVAL均由像索時(shí)鐘信號進(jìn)行計(jì)數(shù)產(chǎn)生，其時(shí)序如圖3所示。

其中P1為71個(gè)PIXCLK時(shí)鐘周期：A為640個(gè)PIXCLK；即一行包含640個(gè)像素點(diǎn)；Q為94個(gè)PIXCLK；P2為23個(gè)PIXCLK，幀同步信號FVAL為低電平的時(shí)間是38 074個(gè)PIXCLK。一幀圖像包含480行有效數(shù)據(jù)，可計(jì)算出傳輸一幀圖像信號的時(shí)間為480×(A+Q)+38 074=390 394個(gè)PIXCLK時(shí)鐘周期，幀頻為21 MHz÷390 394=53 Hz，滿足設(shè)計(jì)要求。

　產(chǎn)生行同步信號、幀同步信號和圖像數(shù)據(jù)部分程序代碼如下：

　　上述代碼中，lval為行同步信號；fval為幀同步信號；U12_data為圖像數(shù)據(jù)。

　　3.4實(shí)驗(yàn)結(jié)果

　　將程序下載到FPGA進(jìn)行實(shí)現(xiàn)。圖4給出該圖像信號源產(chǎn)生的視頻同步信號，即幀同步電壓信號Ufval和同步電壓信號Ulval。由圖4中可見，符合設(shè)計(jì)時(shí)序的要求。

　　4結(jié)語

　　根據(jù)提供的方案，使用FPGA設(shè)計(jì)的圖像信號源結(jié)構(gòu)簡單，實(shí)現(xiàn)方便，而且具有很強(qiáng)的可擴(kuò)展性。基于Camera Link接口協(xié)議的圖像信號采用LVDS方式傳輸，增加了傳輸距離，提高了傳輸過程中的信號精度。在地面測試臺系統(tǒng)的應(yīng)用中，該圖像信號源運(yùn)行穩(wěn)定、可靠，各項(xiàng)指標(biāo)均能滿足各項(xiàng)設(shè)計(jì)要求。