集成電路芯片的EMI來源

　　實際工作中，設計工程師通常認為自己能夠接觸到的EMC問題就是PCB板級設計。然而在考慮EMI控制時，首先應該考慮對集成電路芯片的選擇。電磁兼容設計通常要運用各項控制技術，一般來說，越接近EMI源，實現EMI控制所需的成本就越小。PCB上的集成電路芯片是EMI最主要的能量來源，因此，如果能夠深入了解集成電路芯片的內部特征，可以簡化PCB和系統級設計中的EMI控制。集成電路的某些特征如封裝類型、偏置電壓和芯片的工藝技術（例如CMOS、ECL、TTL）等都對電磁干擾有很大的影響。如果能夠深入了解集成電路芯片的內部特征，可以簡化PCB和系統級設計中的EMI控制。

　　集成電路芯片的EMI來源

　　PCB中集成電路EMI的來源主要有：數字集成電路從邏輯高到邏輯低之間轉換或者從邏輯低到邏輯高之間轉換過程中，輸出端產生的方波信號頻率導致的EMI；信號電壓和信號電流電場和磁場；IC芯片自身的電容和電感等。集成電路芯片輸出端產生的方波中包含頻率范圍寬廣的正弦諧波分量，這些正弦諧波分量構成工程師所關心的EMI頻率成分。最高EMI頻率也稱為EMI發(fā)射帶寬，它是信號上升時間（而不是信號頻率）的函數。計算EMI發(fā)射帶寬的公式為：

　　F=0．35／Tr

　　式中，F是頻率，單位是GHz；Tr信號上升時間或者下降時間，單位為ns。

　　從上述公式中可以看出，如果電路的開關頻率為50MHz，而采用的集成電路芯片的上升時間是1ns，那么該電路的最高EMI發(fā)射頻率將達到350MHz，遠遠大于該電路的開關頻率。而如果IC的上升時間為500ps，那么該電路的最高EMI發(fā)射頻率將高達700MHz

　　當IC芯片的輸出在邏輯高低電平間變換時，信號電壓和信號電流就會產生電場和磁場，而這些龜場和磁場的最高頻率就是發(fā)射帶寬。電場和磁場的強度以及對外輻射的百分比，不僅是信號上升時間的函數，同時也取決于對信號源到負載點之間信號通道上電容和電感的控制的好壞，因此，信號源位于PCB板的IC內部，而負載位于其他的IC內部，這些IC可能在PCB上，也可能不在該PCB上。為了有效地控制EMI，不僅需要關注IC芯片自身的電容和電感，同樣需要重視PCB上存在的電容和電感。

　　當IC芯片的輸出端發(fā)生跳變并驅動相連的PCB導線為邏輯高電平時，IC芯片將從電源中吸納電流，提供輸出端所需能量。對于IC不斷轉換所產生的超高頻電流而言，電源總線始于PCB上的去耦網絡、止于IC的輸出端。如果輸出信號上升時間為1．0ns，那么IC要在1．0ns內從電源上吸納足夠的電流來驅動傳輸線。電源總線上電壓的瞬變取決于電源總線路徑上的電感、吸納電流以及電流的傳輸時間。電壓的瞬變由下面的公式所定義：

　　V=Ldi/dt

　　式中，L為電流傳輸路徑上的電感，di為信號上升時間間隔內電流的變化，dt為電流的傳輸時間（信號的上升時間）

　　由于IC管腳以及內部電路都是電源總線的一部分，而且吸納電流和輸出信號的上升時間也在一定程度上取決于IC的工藝技術，因此選擇合適的IC就可以在很大程度上控制上述公式中提到的所有三個要素

　　IC封裝特征在電磁干擾控制中的作用

　　IC封裝通常包括硅基芯片、一個小型的內部PCB以及焊盤。硅基芯片安裝在小型的PCB上，通過綁定線實現硅基芯片與焊盤之間的連接，在某些封裝中也可以實現直接連接。小型PCB實現硅基芯片上的信號和電源與IC封裝上的對應管腳之間的連接，這樣就實現了硅基芯片上信號和電源節(jié)點的對外延伸。因此，該IC的電源和信號的傳輸路徑包括硅基芯片、與小型PCB之間的連線、PCB走線以及IC封裝的輸入和輸出管腳。對電容和電感（對應于電場和磁場）控制的好壞在很大程度上取決于整個傳輸路徑設計的好壞，某些設計特征將直接影響整個IC芯片封裝的電容和電感。

　　首先看硅基芯片與內部小電路板之間的連接方式。許多IC芯片都采用綁定線來實現硅基芯片與內部小電路板之間的連接，這是一種在硅基芯片與內部小電路板之間的極細的飛線。硅基器件的熱脹系數與典型的PCB材料（如環(huán)氧樹脂）的熱脹系數有很大的差別。如果硅基芯片的電氣連接點直接安裝在內部小PCB上的話，那么IC封裝內部溫度的變化導致熱脹冷縮，連接就會因為斷裂而失效。綁定線則可以承受大量的彎曲變形而不容易斷裂。

　　采用綁定線的問題在于，每一個信號或者電源線的電流環(huán)路面積的增加將導致電感值升高。獲得較低電感值的優(yōu)良設計就是實現硅基芯片與內部PCB之間的直接連接，也就是說硅基芯片的連接點直接黏結在PCB的焊盤上。這就要求選擇使用一種特殊的PCB板基材料，這種材料應該具有極低的熱膨脹系數。而選擇這種材料將導致IC芯片整體成本的增加，因而采用這種工藝技術的芯片并不常見，但是只要這種將硅基芯片與載體PCB直接連接的IC存在并且在設計方案中可行，那么采用這樣的IC器件就是較好的選擇。

　　在IC封裝設計中，降低電感并且增大信號與對應回路之間或者電源與地之間的電容是選擇集成電路芯片過程中的首選考慮。從EMC角度考慮，表貼元件是首選器件，因為其寄生參數小得多，而且能在很高的頻率中提供令人滿意的參數。例如表貼電阻（1kΩ以下）在1GHz時仍保持電阻性。而小間距的表面貼裝與大間距的表面貼裝工藝相比，應該優(yōu)先考慮選擇采用小間距的表面貼裝工藝封裝的IC芯片。BGA封裝的IC芯片同任何常用的封裝類型相比具有最低的引線龜感。從電容和電感控制的角度來看，小型的封裝和更細的間距通常代表性能的提高。

　　其他相關的IC工藝技術問題

　　集成電路芯片偏置和驅動的電源電壓Vcc是選擇IC時要注意的重要問題。從IC電源管腳吸納的電流，主要取決于該電壓值以及該IC芯片輸出級驅動的傳輸線（PCB線和地返回路徑）阻抗。5V電源電壓的IC芯片驅動50Ω傳輸線時，吸納的電流為100mA；3．3V電源電壓的IC芯片驅動同樣的50Ω傳輸線時，吸納電流將減小到66mA；1．8V電壓的IC芯片驅動同樣的50Ω傳輸線時，吸納電流將減小到36mA．。由此可見，在公式V=印刷電路板中的電磁兼容設計方法總結，驅動電流從100mA減少到36mA可以有效地降低電壓的瞬變電壓，因而也就降低了EMI。低壓差分信號器件（LVDS）的信號電壓擺幅僅有幾百毫伏，可以想像這樣的器件技術對EMI的改善將非常明顯。

　　電源系統的去耦也是一個特別值得關注的問題。IC輸出級通過IC的電源管腳吸納的電流都是由電路板上的去耦網絡提供的。降低電源總線上壓降的一種可行辦法是縮短去耦電容到IC輸出級之間的分布路徑，這樣將降低公式中的“L”項。一種最直接的解決方法是將所有的電源去耦都放在IC內部。最理想的情況是直接放在硅基芯片上，并緊鄰被驅動的輸出級。目前僅有少數高端微處理器采用了這種技術，但是IC廠商們對這項技術的興趣正與日俱增，可以預見這樣的設計技術必將在未來大規(guī)模、高功耗的IC設計中普遍應用。

　　在IC封裝內部設計的電容通常數值都很?。ㄐ∮趲装倨しǎ?，所以系統設計工程師仍然需要在PCB板上安裝數值在0．001～0．1uF之間的去耦電容，然而IC封裝內部的小電容可以抑制輸出波形中的高頻成分，這些高頻成分是EMI的最主要來源。

　　某些IC芯片輸出信號的斜率也受到控制。對大多數的TTL和CMOS器件來說，當它們的輸出級信號發(fā)生切換時，輸出晶體管完全導通，這樣就會產生很大的瞬間電流來驅動傳輸線。電源總線上如此大的浪涌電流勢必產生非常大的電壓瞬變。而許多ECL、MECL。和PECL器件通過在輸出晶體管線性區(qū)的高低電平之間的轉換來驅動輸出級，通常稱之為非飽和邏輯，其結果是輸出波形的波峰和波谷會被削平，因而減小了高頻諧波分量的幅度。這種技術通過提升信號上升時間“d”項來減小EMI。