如何在考慮信號(hào)完整性的情況下進(jìn)行高速的PCB設(shè)計(jì)

引言

信號(hào)完整性是指電路系統(tǒng)中信號(hào)的質(zhì)量。如果在要求的時(shí)間內(nèi)，信號(hào)能夠不失真地從源端傳送到接收端，就稱該信號(hào)是完整的。隨著半導(dǎo)體工藝的迅猛發(fā)展、IC開關(guān)輸出速度的提高，信號(hào)完整性問題（包括信號(hào)過沖與下沖、振鈴、反射、串?dāng)_、地彈等）已成為高速PCB設(shè)計(jì)必須關(guān)注的問題之一。通常，數(shù)字邏輯電路的頻率達(dá)到或超過50 MHz，而且工作在這個(gè)頻率上的電路占整個(gè)系統(tǒng)的1／3以上，就可以稱其為高速電路。實(shí)際上，與信號(hào)本身的頻率相比，信號(hào)邊沿的諧波頻率更高，信號(hào)快速變化的跳變（上升沿與下降沿）引發(fā)了信號(hào)傳輸?shù)姆穷A(yù)期效果。這也是信號(hào)完整性問題的根源所在。因此，如何在高速PCB設(shè)計(jì)過程中充分考慮信號(hào)完整性因素，并采取有效的控制措施，提高電路設(shè)計(jì)質(zhì)量，是必須考慮的問題。

借助功能強(qiáng)大的Cadence公司SPEECTRAQuest仿真軟件，利用IBIS模型，對(duì)高速信號(hào)進(jìn)行信號(hào)完整性仿真分析是一種高效可行的分析方法，可以發(fā)現(xiàn)信號(hào)完整性問題，根據(jù)仿真結(jié)果在信號(hào)完整性相關(guān)問題上做出優(yōu)化的設(shè)計(jì)，從而達(dá)到提高設(shè)計(jì)質(zhì)量，縮短設(shè)計(jì)周期的目的。

1 應(yīng)用設(shè)計(jì)實(shí)例

本文設(shè)計(jì)的控制單元在整個(gè)系統(tǒng)中的功能是將地面接收裝置接收到的編碼信號(hào)傳回給主站數(shù)據(jù)處理中心。具體工作過程是，首先存儲(chǔ)上位機(jī)數(shù)據(jù)，然后通過誤碼率測(cè)試與計(jì)算，選擇一條誤碼率最低的路徑作為數(shù)據(jù)傳輸路徑，最后將存儲(chǔ)的上位機(jī)數(shù)據(jù)通過該路徑傳輸?shù)街髡緮?shù)據(jù)處理中心進(jìn)行處理。經(jīng)過綜合考慮，選用了Altera公司的Cyclone II-2C8作為核心芯片，以及外部擴(kuò)展的SDRAM、Flash、各種輸入／輸出電路和MAX232接口芯片等，并結(jié)合Nios II軟核處理器開發(fā)套件實(shí)現(xiàn)。該控制單元結(jié)構(gòu)如圖1所示。

CycloneII-2C8的時(shí)鐘頻率高達(dá)150 MHz以上，由于FPGA內(nèi)部數(shù)據(jù)存儲(chǔ)區(qū)比較小，所以用SDRAM擴(kuò)展了外部數(shù)據(jù)存儲(chǔ)空間。SDRAM采用了Hy-nix公司的HY57V651610／SO，時(shí)鐘頻率達(dá)到75 MHz以上。因此，必須考慮由于信號(hào)頻率過高引起的信號(hào)完整性問題。選擇了功能強(qiáng)大的Cad-ence設(shè)計(jì)軟件，它將原理圖設(shè)計(jì)、PCB Layout、高速仿真分析集于一體，可以解決在設(shè)計(jì)的各個(gè)環(huán)節(jié)中所存在的與電氣性能相關(guān)的問題，大大提高了設(shè)計(jì)的成功率。

2 關(guān)鍵信號(hào)拓?fù)浣Y(jié)構(gòu)和仿真

此系統(tǒng)中頻率較高的部分為FPGA和SDRAM，F(xiàn)PGA的時(shí)鐘頻率可達(dá)150 MHz以上，SDRAM可達(dá)75MHz以上。因?yàn)镕PGA的內(nèi)部高頻對(duì)其他器件沒有影響，而FPGA與SDRAM之間的連接為無(wú)縫連接，信號(hào)完整性的好壞直接影響著FPGA能否對(duì)SDRAM進(jìn)行正確的讀和寫。PCB設(shè)計(jì)中，采用Cadence軟件的高速仿真工具SPECCTRAQuest，并利用器件的 IBIS模型來分析信號(hào)完整性，對(duì)阻抗匹配以及拓?fù)浣Y(jié)構(gòu)進(jìn)行優(yōu)化設(shè)計(jì)，以保證系統(tǒng)正常工作。本文只對(duì)信號(hào)反射和串?dāng)_進(jìn)行詳細(xì)的講解，其他仿真與此類似。

2．1 反射

發(fā)射端為HY57V561620的44引腳，接收端為Cyclone II的60引腳，激勵(lì)為66 MHz的方波。圖2為拓?fù)浣Y(jié)構(gòu)，圖3為仿真波形。

由仿真波形可以看出，由信號(hào)反射引起了波形畸變，產(chǎn)生了明顯的振鈴現(xiàn)象。振鈴現(xiàn)象的存在，使信號(hào)多次跨越電平邏輯門限從而導(dǎo)致邏輯功能紊亂。減小振鈴噪聲的一種有效手段是在電路中串聯(lián)一個(gè)小電阻，該電阻為電路提供了阻尼，能顯著減小振鈴幅度，縮短振鈴震蕩時(shí)間，同時(shí)幾乎不影響電路速度。在工程使用上，該電阻通常為33 Ω。串聯(lián)電阻后的拓?fù)浣Y(jié)構(gòu)和仿真波形如圖4和圖5所示。

串聯(lián)電阻后振鈴現(xiàn)象得到了很好的解決，實(shí)際上這個(gè)解決方法叫阻抗匹配，阻抗在信號(hào)完整性問題中占據(jù)著極其重要的地位。

2．2 串?dāng)_

提取SD_DQlO（連接Cyclone II的59引腳和HY57V561620的45引腳），SD_DQll（連接Cyclone II的58引腳和HY57V561620的47引腳），SD_DQ-l2（連接CycloneII的57引腳和HY57V561620的48引腳）這三個(gè)網(wǎng)絡(luò)來做它們之間的串?dāng)_仿真。其中，SD_DQll作為被攻擊網(wǎng)絡(luò)，SD_DQlO和SD_D-Ql2作為攻擊網(wǎng)絡(luò)。它們的拓?fù)浣Y(jié)構(gòu)和仿真波形如圖6、圖 7所示（傳輸線的并行耦合長(zhǎng)度L=1000 mil，間距P=5 mil）。

仿真波形如圖8所示。由圖7可以看出串?dāng)_對(duì)于被攻擊網(wǎng)絡(luò)的影響還是很大的，串?dāng)_值Crosstalk=657．95 mV串?dāng)_的大小與傳輸線的并行耦合長(zhǎng)度L和間距P有關(guān)，耦合長(zhǎng)度越短，間距越大，串?dāng)_就越小。仿真結(jié)果如表1所列。

因此，制作PCB時(shí)，在允許的情況下要盡可能減小不同性質(zhì)信號(hào)線之間的并行長(zhǎng)度，加寬它們之間的間距，改變某些線的線寬和高度。當(dāng)然，影響串?dāng)_的因素還有許多，比如電流流向、干擾源信號(hào)頻率上升時(shí)間等，應(yīng)綜合考慮。

結(jié)語(yǔ)

在本次控制單元高速PCB設(shè)計(jì)中，運(yùn)用功能強(qiáng)大的Cadence軟件，從制作原理圖、PCB布局到高速仿真分析，取得了較好的效果。依據(jù) SPEECTRAQuest仿真分析所得到的合理的拓?fù)浣Y(jié)構(gòu)和布局布線，使電路板工作正常。這種設(shè)計(jì)方式大大縮短了硬件調(diào)試時(shí)間，提高了工作效率，節(jié)約了設(shè)計(jì)成本。