Agilent LVDS傳輸系統(tǒng)測(cè)試方案

　　LVDS是低壓差分信號(hào)的簡(jiǎn)稱(chēng)，由于其優(yōu)異的高速信號(hào)傳輸性能，目前在高速數(shù)據(jù)傳輸領(lǐng)域得到了越來(lái)越多的應(yīng)用。其典型架構(gòu)如下：

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　　一般LVDS的傳輸系統(tǒng)由FPGA加上LVDS的Serdes芯片組成， LVDS的Serializer芯片把FPGA的多路并行數(shù)據(jù)通過(guò)時(shí)分復(fù)用的方法變成較少路數(shù)、較高速率的串行LVDS信號(hào)進(jìn)行傳輸，接收端的de-Serializer芯片再把接收到的串行LVDS信號(hào)解成多路并行數(shù)據(jù)。其好處在于FPGA通過(guò)外掛的LVDS芯片可以方便可靠地以高速率把內(nèi)部數(shù)據(jù)傳輸出去，如NS、TI等公司大量提供這種LVDS的Serdes芯片。

　　對(duì)于LVDS系統(tǒng)的測(cè)試，主要涉及以下幾個(gè)方面：

　　1/ FPGA內(nèi)部邏輯和并行接口測(cè)試，用于保證數(shù)據(jù)處理和控制的正確性;

　　2/ 高速串行LVDS信號(hào)質(zhì)量測(cè)試，用于保證LVDS信號(hào)的正確傳輸;

　　3/ 高速互連電纜和PCB的阻抗測(cè)試，用于保證傳輸鏈路的信號(hào)完整性;

　　4/ 系統(tǒng)誤碼率測(cè)試，用于驗(yàn)證系統(tǒng)實(shí)際傳輸?shù)恼`碼率;

　　下面就幾個(gè)方面分別介紹：

　　1/ FPGA內(nèi)部邏輯和并行接口測(cè)試，用于保證數(shù)據(jù)處理和控制的正確性;

　　傳統(tǒng)上的FPGA內(nèi)部信號(hào)調(diào)試有2種方法：直接探測(cè)和軟邏輯分析儀的方案。

　　直接探測(cè)的測(cè)試方法:

　　是通過(guò)在邏輯代碼里定義映射關(guān)系，把內(nèi)部需要調(diào)試的信號(hào)映射到外部未使用的I/O管腳上，通過(guò)相應(yīng)PCB走線和連接器把這些I/O管腳的信號(hào)引出，再送給邏輯分析儀做信號(hào)測(cè)試和分析儀。

　　這種方法的好處是簡(jiǎn)便直觀，可以利用邏輯分析儀的觸發(fā)和存儲(chǔ)功能，同時(shí)信號(hào)的時(shí)序關(guān)系都得到保留;但缺點(diǎn)在于FPGA內(nèi)部要探測(cè)的信號(hào)節(jié)點(diǎn)很多，而外部的未用I/O數(shù)量是有限的，因此調(diào)試完一組節(jié)點(diǎn)后需要修改邏輯代碼中的映射關(guān)系到另一組節(jié)點(diǎn)，并重新綜合、布線，當(dāng)工程比較復(fù)雜時(shí)綜合、布線等花的時(shí)間非常長(zhǎng)，所以對(duì)于比較復(fù)雜的設(shè)計(jì)測(cè)試效率比較低。

　　軟邏輯分析儀的方案:

　　是FPGA廠家提供的一種測(cè)試方案，其原理是在FPGA邏輯代碼設(shè)計(jì)階段或綜合完成后在工程中插入一個(gè)軟邏輯分析儀的核，軟邏輯分析儀的核需要占用一定的塊RAM資源，可以用工作時(shí)鐘把內(nèi)部信號(hào)信號(hào)采集到塊RAM里，采完以后再通過(guò)FPGA的JTAG接口把塊RAM里的數(shù)據(jù)讀到外部PC上顯示波形。這種方案的好處是只需要外部PC就可以完成測(cè)試，不用占用額外I/O，同時(shí)如果代碼沒(méi)有變化的話可以不用重新綜合，但是使用也有一定的限制，比如會(huì)占用比較多塊RAM，記錄波形長(zhǎng)度和觸發(fā)功能有限，由于內(nèi)部時(shí)鐘先作采樣造成信號(hào)的時(shí)序關(guān)系丟失等。

　　為了解決目前FPGA調(diào)試中面臨的問(wèn)題，Agilent做為業(yè)界領(lǐng)先的測(cè)試儀器生產(chǎn)廠商，和業(yè)界領(lǐng)先FPGA廠商合作共同推出了動(dòng)態(tài)探頭的FPGA調(diào)試方案。動(dòng)態(tài)探頭的方案可以支持Agilent的邏輯分析儀，也可以支持混合信號(hào)示波器，比如Agilent的MSO9000系列.

　　下面以Xilinx的FPGA調(diào)試來(lái)舉例說(shuō)明。動(dòng)態(tài)探頭的工作原理也是在FPGA設(shè)計(jì)階段用開(kāi)發(fā)工具，比如Xilinx的Chipscope在FPGA代碼綜合完成后插入一個(gè)ATC2(Agilent Trace Core-2)的IP core，把內(nèi)部信號(hào)映射到ATC2 core的輸入端，然后布線映射生成bit文件下載到FPGA內(nèi)，整流程和軟邏輯分析儀的設(shè)計(jì)流程非常類(lèi)似。

　　但是相對(duì)于軟邏輯分析儀的方案，這個(gè)core的功能相對(duì)簡(jiǎn)單，基本功能相當(dāng)于一個(gè)可以被JTAG命令控制的多路復(fù)用器，因此其僅占用很少的邏輯布線資源。目前Agilent的邏輯分析儀以及9000系列示波器都是基于windows和PC平臺(tái)的，因此可以用邏輯分析儀或示波器的USB或并口來(lái)控制JTAG電纜完成bit文件下載和信號(hào)組的選擇。FPGA的I/O輸出的信號(hào)可以通過(guò)邏輯分析儀的探頭捕捉測(cè)量,FPGA強(qiáng)大的采樣、觸發(fā)和存儲(chǔ)功能可以支持非常復(fù)雜的信號(hào)分析。下面是一個(gè)調(diào)試的組網(wǎng)圖。

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　　由于測(cè)試工程師可能要探測(cè)的信號(hào)已經(jīng)都事先送到了ATC2 Core的輸入端，因此再調(diào)試階段只需要在邏輯分析儀或混合信號(hào)示波器的操作界面里選擇不同組的信號(hào)即可直接把信號(hào)送出，當(dāng)完成一個(gè)模塊調(diào)試后不用再修改任何代碼和映射關(guān)系即可直接選擇另一個(gè)模塊的信號(hào)輸出進(jìn)行調(diào)試。由此可見(jiàn)，這種調(diào)試方法結(jié)合了以前兩種調(diào)試方法的優(yōu)點(diǎn)，把儀器強(qiáng)大的采樣、觸發(fā)、存儲(chǔ)功能和軟核的靈活性結(jié)合起來(lái)，在實(shí)現(xiàn)FPGA內(nèi)部信號(hào)有效探測(cè)同時(shí)大大提高了調(diào)試效率。

　　2/ 高速串行LVDS信號(hào)質(zhì)量測(cè)試，用于保證LVDS信號(hào)的正確傳輸;

　　傳統(tǒng)的并行式數(shù)據(jù)通信，即多通道數(shù)據(jù)與時(shí)鐘分別傳送，往往因?yàn)閭鬏斅窂讲灰恢露a(chǎn)生建立與保持時(shí)間違反。當(dāng)速度增加的時(shí)候，準(zhǔn)確控制傳輸時(shí)延顯得異常的困難，因此今天新型的數(shù)據(jù)通信都已經(jīng)是串行了。從并行到串行的改變除了數(shù)據(jù)速率的提高以外，對(duì)于測(cè)試方法也提出了新的要求。

　　LVDS采用多對(duì)高速差分信號(hào)傳輸數(shù)據(jù)，數(shù)據(jù)速率可以從幾百M(fèi)bps至幾個(gè)Gbps。為了保證高速信號(hào)的傳輸，LVDS使用差分線提供雙向數(shù)據(jù)收發(fā)，因此可以用比較小的信號(hào)擺幅提供更高的傳輸速率，而且差分線本身具有更好的抗干擾能力和更小的EMI，可以支持更長(zhǎng)的電纜傳輸。由于LVDS的信號(hào)速率比較高，因此要對(duì)LVDS信號(hào)進(jìn)行可靠的探測(cè)，對(duì)于示波器和探頭的要求也非常高，通常測(cè)量要求使用2.5G~4G帶寬的示波器。Agilent的DSO9000系列示波器由于具有很小的底噪聲和觸發(fā)抖動(dòng)，平坦的帶內(nèi)頻響特性和很小的Return Loss，因此非常適合于進(jìn)行象LVDS這樣的高速信號(hào)的測(cè)量。同時(shí)Agilent的DSO9000系列示波器還具有業(yè)內(nèi)最深的存儲(chǔ)深度(通道的內(nèi)存可以到1Gpts)，適合用于復(fù)雜事件的記錄和分析。

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