高速信號采集與數(shù)據(jù)形成系統(tǒng)硬件設(shè)計 - 全文

　　1 引言

　　雷達(dá)回波信號工作在很寬的頻帶上，在對回波信號進(jìn)行采樣時，根據(jù)奈奎斯特采樣定理，采樣頻率必須大于等于被采樣信號最高頻率的兩倍，才能使采樣后的信號不失真。這就使得采樣電路丁作在很高的頻率上，對電路的精度和靠高性提出了很高的要求。本文介紹了的一種高頻高可靠的信號采集和數(shù)據(jù)形成系統(tǒng)，采樣電路的最高頻率可以達(dá)到。

　　由于FPGA芯片具有體積小，功耗低，開發(fā)周期短，配置靈活等優(yōu)點，本系統(tǒng)以FPGA芯片為核心構(gòu)筑信號采集和數(shù)據(jù)形成電路。

　　2 設(shè)計方案

　　信號采集與數(shù)據(jù)形成模塊中，采用兩片ADC08D1500同時完成對HH及HV兩個雷達(dá)回波通道的正交基帶視頻信號的采樣。使用V5系列FPGA-Vertex5實現(xiàn)對ADC輸出數(shù)據(jù)的接收，并對接收數(shù)據(jù)緩存，由FPGA完成數(shù)據(jù)接口和數(shù)據(jù)格式化的工作，系統(tǒng)框圖如圖1所示。

　　圖1數(shù)據(jù)采集器的整體設(shè)計框圖

　　兩片ADC08D1500對雷達(dá)回波的兩個正交通道的基帶視頻信號進(jìn)行采樣后，采樣數(shù)據(jù)采用LVDS電平標(biāo)準(zhǔn)輸出，每片ADC輸出位寬為32bit數(shù)字信號，采用并行輸出，并由同一片Vertex5 FPGA接收。

　　FPGA還要實現(xiàn)接口轉(zhuǎn)換和控制功能，其設(shè)置的外部輔助數(shù)據(jù)接口，接收來自主控的外部輔助數(shù)據(jù)，外部輔助數(shù)據(jù)包含了主控計算機(jī)對信號采集與數(shù)據(jù)形成模塊的控制命令。FPGA還設(shè)置了兩路32bit位寬的數(shù)據(jù)記錄接口，將來自兩片ADC的采樣數(shù)據(jù)與輔助數(shù)據(jù)一起打包成幀后，通過兩路數(shù)據(jù)記錄接口或RockeIO接口輸出給數(shù)據(jù)記錄器。

　　兩個正交通道的ADC對通道間的工作時序同步有著很高的要求，本方案設(shè)計中采用高速時鐘驅(qū)動器NB7L14M對采樣時鐘進(jìn)行驅(qū)動，確保到達(dá)兩路ADC的采樣時鐘信號的相位一致性。本設(shè)計具有自檢功能，可以通過遙測信號將自檢結(jié)果傳給主控。此系統(tǒng)以最高頻率1.5G進(jìn)行設(shè)計。

　　3 AD外圍電路設(shè)計

　　信號采集與數(shù)據(jù)形成模塊的模數(shù)轉(zhuǎn)換芯片采用ADC08D1500完成，該芯片是National Semiconductor公司推出的一款雙路低功耗CMOS模擬／數(shù)字轉(zhuǎn)換器，取樣頻率為1．7GSPS．分辨率為8Bit，可選擇SDR或者DDR輸出時鐘，采用雙邊采樣（DES）模式，能以3GSPS的速度利用一條模擬輸入通道進(jìn)行采樣，本系統(tǒng)利用兩條輸入通道以1．5GSPS的速度進(jìn)行采樣。

　　（1）模擬輸入

　　每片ADC08D1500有兩路模擬輸入，分別為VINI和VINQ，輸入模擬數(shù)據(jù)必須為差分輸入，前端提供的數(shù)據(jù)源為單端的，采用差分輸入需要采用變壓器將單端信號轉(zhuǎn)化為差分信號。本設(shè)計中的單端模擬輸入信號采用射頻變壓器TP-101，將單端信號轉(zhuǎn)換為差分信號后接入ADC的模擬信號輸人端。

　　（2）時鐘輸入

　　ADCOSDl500芯片有一個LVDS的差分時鐘輸入端CLK+和CLK-。為交流耦合差分輸入。輸入的時鐘信號通過一個4．7nF的電容耦合到ADC的時鐘輸入端。根據(jù)設(shè)計要求，兩片ADC的采樣時鐘需受嚴(yán)格同步，以達(dá)到其幅相一致性的要求。驅(qū)動器設(shè)計中采用了一片on semiconductor公司的1：4高速時鐘分配芯片NB7L14M完成。該芯片的輸入信號電平為LVPECL、CML、LVDS、LVTTL和LVCMOS，輸出信號為標(biāo)準(zhǔn)的CML電平，交流耦合到ADC的時鐘輸入端。CML電平的輸出結(jié)構(gòu)如下圖所示。CML接口典型的輸出電路是一個差分對形式，差分對的發(fā)射極到地的恒流源典型值為16mA。假定CML的輸出負(fù)載為一個50上拉電阻，則單端CML輸出信號的擺幅為Vcc口Vcc-0．4V。在這種情況下，差分輸出信號擺幅為800mv。CML到LVDS的交流耦合電路圖如下圖。

　　圖2 CML輸出機(jī)構(gòu)

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　　圖3 CML到LVDS在交流耦合電路圖

　?。?）復(fù)位信號

　　根據(jù)設(shè)計要求，兩片ADC的復(fù)位信號同樣需要滿足時序的同步要求。復(fù)位信號由FPGA產(chǎn)生以后，F(xiàn)PGA輸出的復(fù)位信號分別送入兩片AD芯片的DCLK_RST端，對兩片ADC進(jìn)行同步復(fù)位。

　?。?）控制信號

　　該AD轉(zhuǎn)換器的控制接口有兩種，一種是通過電平控制，另一種可以通過SPI口的復(fù)雜控制，通過復(fù)雜控制可以在擴(kuò)展模式下使用該款A(yù)D的所有功能。

　　4 AD與FPGA的數(shù)據(jù)接口電路

　　單片ADC的輸出位寬為32Bit，32位并行輸m數(shù)據(jù)采用一片Vertix5 FPGA接收，并進(jìn)行串并轉(zhuǎn)換，對高速采樣數(shù)據(jù)進(jìn)行降速、緩存。

　　Vertex-5是Xilinx推出的Vertex系列的第五代產(chǎn)品，它有24個RocketlO收發(fā)器，工作在100Mbps到3．2Gbps之間，內(nèi)建PCI Express模塊和三重模式以太網(wǎng)媒體訪問控制器（MAC）模塊，支持LVDS，LVPECL等多種信號接口。

　　每片ADC輸出信號包括32Bit采樣輸出數(shù)據(jù)、一路數(shù)據(jù)同步時鐘（DCLK），一路采樣溢出信號（OR），和一路自檢驗進(jìn)行中的指示信號（CalRun），以上各信號除了CalRun輸出電平均為LVDS。

　　
　　圖4 LVDS工作原理

　　LVDS（Low Voltage Differential）是一種小振幅差分信號標(biāo)準(zhǔn)。LVDS的典型工作原理如圖一所示，最基本的LVDS器件就是LVDS驅(qū)動器和接收器。LVDS的驅(qū)動器由驅(qū)動差分線的電流源組成，電流通常為3．5mA。LVDS接受其具有很高的輸人電阻，因此驅(qū)動器輸出的大部分電流都流過100的匹配電阻，并在接受器的輸入端產(chǎn)生大約350mV的電壓，當(dāng)驅(qū)動器翻轉(zhuǎn)時，它改變流經(jīng)電阻的電流方向，因此產(chǎn)生有效的邏輯1和邏輯0狀態(tài)。LVDS具有高速、超低功耗、低噪聲和低成本的優(yōu)良特性。

　　LVDS在板級設(shè)計中應(yīng)注意以下幾點：（1）盡量保持差分線的等間距與等長，防止引起信號間的相位差而導(dǎo)致的輻射，兩條差分線之間的距離應(yīng)盡可能近，使接收器的共模抑制能力增強(qiáng)。（2）保持LVDS信號線的PCB電線返回路徑的連續(xù)。不要跨越分割，否則跨越分割部分的傳輸線會因為缺少參考平面或參考平面的不連續(xù)而導(dǎo)致阻抗的不連續(xù)。（3）盡量避免過多的打孔，在滿足流過電流的前提下，孔徑越小，所產(chǎn)生的容性感性越小。（4）避免使用導(dǎo)致阻抗不連續(xù)的90度拐角走線，應(yīng)采用圓弧或135度折線來代替。（5）使用終端電阻實現(xiàn)對差分線的最大匹配，匹配電阻起到吸收負(fù)載反射信號的作用，差分阻抗一般控制在85～115之間。

　　5 FPGA的RocketlO收發(fā)器接口的設(shè)計

　　Vertex5的RocketIO收發(fā)器采用第四代千兆位級收發(fā)器技術(shù)，傳輸速度在100Mbps到3．75Gbp之問。在3．75Gbps下每個通道的功率均低于100mW，是業(yè)內(nèi)最低的功耗。采用了先進(jìn)的TX／RX均衡技術(shù)，便于在一些通道上調(diào)節(jié)收發(fā)器，以便實現(xiàn)可靠的操作。內(nèi)置式的PRBS收發(fā)器和檢驗器簡化了特征說明和調(diào)試。

　　本系統(tǒng)使用Vertex5的RocketlO收發(fā)器實現(xiàn)了采樣數(shù)據(jù)的串行輸出。為了保證RocketlO收發(fā)器能可靠地工作，硬件電路設(shè)計需要遵循一定的要求，需要考慮到以下幾個方面。

　?。?）參考時鐘設(shè)計：

　　RocketlO收發(fā)器需要高精度的差分時鐘，本系統(tǒng)采用Xilinx推薦的高頻低抖動的Epson EG-2121CA差分輸出（LVDS）晶陣．可提供53.125-700MHZ的頻率范圍和低的抖動（RMS Period:3ps； Peak to Peak：25ps）．可以滿足設(shè)計中RocketlO模塊對參考時鐘性能的要求。

　?。?）電源設(shè)計：

　　RocketlO收發(fā)器的電源引腳對噪聲的影響比較敏感．所以需要進(jìn)行專門的供電，隔離外圍噪聲源的影響。每一個供電引腳有自己的LC濾波網(wǎng)絡(luò)。

　　（3）PCB設(shè)計：

　　在布線時應(yīng)特別注意，由于傳輸信號的頻率很高，所以差分信號線在長度上要盡量匹配，嚴(yán)重的失配會產(chǎn)生嚴(yán)重的抖動和不可預(yù)知的時序問題。

　　6 結(jié)束語

　　本文詳細(xì)介紹了一種基于高速轉(zhuǎn)換芯片ADC08D1500和高端的FPGA Vertex-5的采集系統(tǒng)的設(shè)汁，此采集系統(tǒng)的速度達(dá)到了1.5G，可以應(yīng)用在現(xiàn)代寬帶通信中。該系統(tǒng)具有體積小，功耗低，使用靈活方便等特點。特別是RocketlO收發(fā)器的應(yīng)用，極大的提高了芯片之間信號傳輸?shù)乃俣群涂煽啃?，對于提高雷達(dá)的整體性能起到了很大的作用。

　　文章創(chuàng)新點：基于Vertex5和ADC08D1500的信號采樣與數(shù)據(jù)形成系統(tǒng)，使用Vertex5的RocketlO收發(fā)器采用第四代千兆位級收發(fā)器技術(shù)使用實現(xiàn)了采樣數(shù)據(jù)的串行輸出。