IP核是指在電子設(shè)計(jì)中預(yù)先設(shè)計(jì)的用于搭建系統(tǒng)芯片的可重用構(gòu)件,可以分為軟核、固核和硬核三種形式。軟核通常以可綜合的RTL代碼的形式給出,不依賴(lài)于特定的工藝,具有最好的靈活性。硬IP核是針對(duì)某種特定
2021-07-22 08:24:29
IP核生成文件:XilinxAlteraIP 核生成文件:(Xilinx/Altera同) IP 核生成器生成ip 后有兩個(gè)文件對(duì)我們比較有用,假設(shè)生成了一個(gè) asyn_fifo 的核,則
2012-08-12 12:21:36
本帖最后由 eehome 于 2013-1-5 09:59 編輯
IP核簡(jiǎn)介IP核是指:將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊,如FIR濾波器、SDRAM控制器、PCI接口等等設(shè)計(jì)成可修改
2011-07-06 14:15:52
IP核簡(jiǎn)介IP核是指:將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊,如FIR濾波器、SDRAM控制器、PCI接口等等設(shè)計(jì)成可修改參數(shù)的模塊,讓其它用戶(hù)可以直接調(diào)用這些模塊,以避免重復(fù)勞動(dòng)。隨著CPLD
2011-07-15 14:46:14
我想問(wèn)一下,在quartus上直接調(diào)用IP核和在qsys中用IP核有什么區(qū)別?自個(gè)有點(diǎn)迷糊了
2017-08-07 10:09:03
我調(diào)用了一個(gè)ip核 在下載到芯片中 有一個(gè)time-limited的問(wèn)題 在完成ip核破解之后 還是無(wú)法解決 但是我在Google上的找到一個(gè)解決方法就是把ip核生成的v文件加到主項(xiàng)目文件中就是上面
2016-05-17 10:28:47
本文介紹了IP核的概念及其在SoC設(shè)計(jì)中的應(yīng)用,討論了為提高IP核的復(fù)用能力而采用的IP核與系統(tǒng)的接口技術(shù)。引言隨著半導(dǎo)體技術(shù)的發(fā)展,深亞微米工藝加工技術(shù)允許開(kāi)發(fā)上百萬(wàn)門(mén)級(jí)的單芯片,已能夠?qū)⑾到y(tǒng)級(jí)
2018-12-11 11:07:21
目前,我在設(shè)計(jì)中想使用ZYNQ 7015系列的FPGA,利用JESD204 IP核接收A/D轉(zhuǎn)換器AD9683轉(zhuǎn)換完成后的數(shù)據(jù)。但是JESD204 IP核的端口很多,我不知道應(yīng)該如何將AD9683
2023-12-15 07:14:52
優(yōu)勢(shì),這些都是目前的IP技術(shù)所不及的。和傳統(tǒng)的STM電路相比,ATM技術(shù)對(duì)數(shù)據(jù)交換中猝發(fā)分組的適應(yīng)能力和傳輸線路的利用率都是很高的。雖然,由于靈活性和價(jià)格的原因,ATM技術(shù)沒(méi)有獲得預(yù)期的成功,但其流量
2011-09-27 11:54:25
用Quartus II 調(diào)用IP核時(shí),在哪可以查看IP核的例程
2014-07-27 20:28:04
BRAM IP核包括哪幾種類(lèi)型?Vivado中xilinx_BRAM IP核怎么使用?
2021-03-08 07:11:54
初始化時(shí)存入數(shù)據(jù)。那在IP核rom中存放大量數(shù)據(jù)對(duì)FPGA有什么影響,比如我想存65536個(gè)16位的數(shù),然后在64M或者128M的時(shí)鐘下讀出來(lái)。會(huì)不會(huì)導(dǎo)致FPGA速度過(guò)慢?
2013-01-10 17:19:11
是具有知識(shí)產(chǎn)權(quán)核的集成電路芯核總稱(chēng),是經(jīng)過(guò)反復(fù)驗(yàn)證過(guò)的、具有特定功能的宏模塊,與芯片制造工藝無(wú)關(guān),可以移植到不同的半導(dǎo)體工藝中。到了SOC 階段,IP 核設(shè)計(jì)已成為ASIC 電路設(shè)計(jì)公司和FPGA
2018-09-03 11:03:27
FSL總線IP核及其在MicroBlaze系統(tǒng)中的應(yīng)用
2015-01-18 21:01:20
,國(guó)際上只有I-Shou大學(xué)的Yu-Jung Huang等人設(shè)計(jì)了可驅(qū)動(dòng)不同規(guī)模LCD的驅(qū)動(dòng)電路IP核,通過(guò)在系統(tǒng)中植入嵌入式微處理器來(lái)實(shí)現(xiàn)這一功能。但是,這種嵌入式微處理器使系統(tǒng)更復(fù)雜,而且成本更高
2012-08-12 12:28:42
1.安裝 IP 核
(1)打開(kāi)工程,點(diǎn)擊菜單欄中【tools】 下的【IP Compiler】。
IP Compiler
(2)在彈出的 IP Compiler 界面中,選擇【File】下
2023-06-26 10:41:47
通用的IP核,使得用戶(hù)可輕松集成屬于自己的專(zhuān)用功能;但對(duì)于一些特定的外設(shè),沒(méi)有現(xiàn)成可用的IP核,如液晶模塊CBGl28064等。用戶(hù)可通過(guò)自定義邏輯的方法在SOPC設(shè)計(jì)中添加自定義IP核。在實(shí)際應(yīng)用中
2019-08-06 08:29:14
和PCIE之間有什么聯(lián)系,敬請(qǐng)關(guān)注我們的連載系列文章。在本篇文章中暫時(shí)先不講解AXI4協(xié)議,先來(lái)分享例化AXI4的自定義IP核詳細(xì)步驟。一、 新建工程為了節(jié)省篇幅,新建工程部分就不詳細(xì)講解,以下為我們
2019-12-13 17:10:42
很多人都說(shuō)QUARYUSII中的IP核是收費(fèi)的,不可以直接用的,其實(shí)不然,下面我以FIR濾波器的核的使用來(lái)給大家介紹IP核的使用,希望對(duì)大家有點(diǎn)幫助?! ?.使用 ?。?)首先建立工程,這個(gè)就不
2019-06-03 09:09:51
請(qǐng)問(wèn)一下ATAN ip核中的輸出為什么經(jīng)常出現(xiàn)3F800000?而且我的輸入是很多零中插著一個(gè)有效值,但是很多情況下的輸出是連著有兩個(gè)不為零的輸出???其中第一個(gè)還是固定的80000000???很無(wú)助啊 。。。。好人一生平安?。。?!
2017-04-14 15:40:46
S32G2 聚四氟乙烯
S32G2是ip核還是外設(shè)?
如果是ip核,是否可以集成到其他SoC中?
謝謝
2023-06-02 08:04:53
,支持MII、GMII、RGMII、SGMII和TBI接口。在PG051當(dāng)中為我們進(jìn)行了詳細(xì)的介紹。但光看這文檔效率太低,我們還是在應(yīng)用種去理解吧。該模塊可以是對(duì)協(xié)議的具體解析了,需要我們了解TCP/IP協(xié)議棧。3.1 IP核的配置 對(duì)于該核的配置相對(duì)來(lái)說(shuō)還是比較簡(jiǎn)單的,如下...
2021-07-22 07:26:36
USB_OTG_IP核中AMBA接口的設(shè)計(jì)與FPGA實(shí)現(xiàn)
2012-08-06 11:40:55
大家好,有沒(méi)有誰(shuí)比較熟悉ALTERA公司的VIP系列ip核,我們用該系列IP核中的某些模塊(主要是scaler和interlacer)來(lái)實(shí)現(xiàn)高清圖像轉(zhuǎn)標(biāo)清圖像(具體就是1080p50轉(zhuǎn)576i30
2015-04-13 14:12:18
按鈕是灰色的 情況) 在 Tcl console中 執(zhí)行如下一條命令即可: upgrade_ip [get_ips] 以上兩種方法均不能解決時(shí),使用第三種方法?! ? 工程另存為 至此IP解封。
2021-01-08 17:12:52
Vivado中xilinx_courdic IP核(求exp指數(shù)函數(shù))使用
2021-03-03 07:35:03
在vivado生成ip核后缺少一大片文件,之前是可以用的,中途卸載過(guò)Modelsim,用vivado打開(kāi)過(guò)ISE工程,因?yàn)楣こ?b class="flag-6" style="color: red">中很多IP核不能用所以在重新生成過(guò)程中發(fā)現(xiàn)了這個(gè)問(wèn)題,還請(qǐng)大神告知是怎么回事?
2023-04-24 23:42:21
WCDMA無(wú)線接口技術(shù)第5章 WCDMA無(wú)線接口技術(shù)在WCDMA系統(tǒng)中,移動(dòng)用戶(hù)終端UE通過(guò)無(wú)線接口上的無(wú)線信道與系統(tǒng)固定網(wǎng)絡(luò)相連,該無(wú)線接口稱(chēng)為Uu接口,是WCDMA系統(tǒng)中
2009-09-18 16:48:46
請(qǐng)問(wèn)哪位高手有ise軟件中的各個(gè)ip核的功能介紹
2013-10-08 16:41:25
我在planahead中產(chǎn)生ip核時(shí)總會(huì)有個(gè)warning去不掉如下[sim 0] Verilog simulation file type 'Behavioral' is not valid
2012-10-09 11:24:30
本帖最后由 ys_1*****8201 于 2016-5-19 14:16 編輯
Quartus IP核破解在完成quartus軟件安裝之后,一般都要進(jìn)行一個(gè)軟件破解。對(duì)于一般的需求來(lái)說(shuō)
2016-05-19 14:13:09
2.5MHz 振幅0-5V 的正弦信號(hào),請(qǐng)問(wèn) data 端口應(yīng)該輸入怎樣的信號(hào)?如果有Altera IP核相關(guān)的詳解資料推薦下更好。多謝了。
2014-10-28 12:34:41
在quartusII中,應(yīng)用fft ip核時(shí),variable streaming 模式下的bit-reverse(位翻轉(zhuǎn))是什么意思?煩勞詳細(xì)幫助新手解釋一下,不甚感激
2017-01-09 10:55:59
數(shù)學(xué)運(yùn)算(乘法器、除法器、浮點(diǎn)運(yùn)算器等)、信號(hào)處理(FFT、DFT、DDS等)。IP核類(lèi)似編程中的函數(shù)庫(kù)(例如C語(yǔ)言中的printf()函數(shù)),可以直接調(diào)用,非常方便,大大加快了開(kāi)發(fā)速度。使用Verilog調(diào)用IP
2018-05-15 12:05:13
通過(guò)Quartus II 軟件創(chuàng)建PLL IP核。首先,要新建一個(gè)工程,這個(gè)方法在之前的帖子中已經(jīng)發(fā)過(guò),不會(huì)的可以查看前面的相關(guān)帖子。創(chuàng)建好自己的工程:打開(kāi)如下的菜單
2016-09-23 21:44:10
本文介紹一款USB OTG IP核的設(shè)計(jì)與實(shí)現(xiàn),該設(shè)備控制器可作為IP核用于SoC系統(tǒng)中,完成與主機(jī)控制器的通信,并能與普通的USB從設(shè)備進(jìn)行通信。
2021-04-29 06:47:00
隨著電路規(guī)模不斷擴(kuò)大,以及競(jìng)爭(zhēng)帶來(lái)的上市時(shí)間的壓力,越來(lái)越多的電路設(shè)計(jì)者開(kāi)始利用設(shè)計(jì)良好的、經(jīng)反復(fù)驗(yàn)證的電路功能模塊來(lái)加快設(shè)計(jì)進(jìn)程。這些電路功能模塊被稱(chēng)為IP(Intellectual Property)核。
2019-11-04 07:40:53
本文介紹在使用Arm DesignStart計(jì)劃開(kāi)放的處理器核搭建SoC并通過(guò)FPGA實(shí)現(xiàn)的過(guò)程中所用工具軟件(不介紹如何操作),理清“軟件編程”和“硬件編程”的概念,熟悉SoC設(shè)計(jì)的流程。軟硬件
2022-04-01 17:48:02
剛剛接觸IP核做FFT,現(xiàn)在用的是FFTV9.0,已經(jīng)建立了一個(gè)IP核,但是如何仿真呢?是用quartus自帶軟件,還是要用MATLAB?抑或其他?我用的自帶軟件,但是什么也沒(méi)有出來(lái)。正確的辦法應(yīng)該怎樣呢,謝謝指點(diǎn)。
2011-04-21 10:22:31
最近在做一個(gè)FIR低通濾波器,利用Matlab 產(chǎn)生濾波系數(shù),導(dǎo)入到Quartus中,再利用其中的FIR IP核進(jìn)行濾波器設(shè)計(jì),在采用分布式全并行結(jié)構(gòu)時(shí),Modelsim 仿真有輸出;如果改為分布式
2018-07-05 08:33:02
quartus ii9.0創(chuàng)建的ip核,生成的一些文件,(.qip、 add_sub_bb.v、add_sub.v)這些文件都有用嗎,想在其他工程里調(diào)用這些IP核,這幾個(gè)文件全部要添加嗎?
2013-07-02 17:20:01
嗨,我想在EDK中使用ISE中提供的PCI Express IP核,這意味著我應(yīng)該將所有ISE IP核的verilog模塊導(dǎo)入EDK。這是可能的,如果可能的話請(qǐng)發(fā)送相關(guān)文件。謝謝&問(wèn)候,Madhu.B
2020-03-24 08:14:50
標(biāo)準(zhǔn),因此,開(kāi)發(fā)統(tǒng)一的IP核接口標(biāo)準(zhǔn)對(duì)提高IP核的復(fù)用意義重大。本文簡(jiǎn)單介紹IP核概念,然后從接口標(biāo)準(zhǔn)的角度討論在SoC設(shè)計(jì)中提高IP核的復(fù)用度,從而簡(jiǎn)化系統(tǒng)設(shè)計(jì)和驗(yàn)證的方法,主要討論OCP(開(kāi)放核協(xié)議
2019-06-11 05:00:07
核的分類(lèi)和特點(diǎn)是什么?基于IP核的FPGA設(shè)計(jì)方法是什么?
2021-05-08 07:07:01
實(shí)現(xiàn)的RTL級(jí)設(shè)計(jì),與具體實(shí)現(xiàn)工藝無(wú)關(guān),相比于固核和硬核具有較大的靈活性,在FPGA中定制PCI接口軟核實(shí)現(xiàn)PCI接口控制具有明顯的優(yōu)勢(shì):可以在單片F(xiàn)PGA中同時(shí)完成PCI接口和用戶(hù)邏輯的設(shè)計(jì),縮減成
2018-12-04 10:35:21
模型;然后合理劃分各摸塊功能規(guī)范,制定各模塊之間的接口協(xié)議與標(biāo)準(zhǔn);再設(shè)計(jì)出一系列通用的IP核;最后把所需的通用IP核搭建整合在一起構(gòu)成完整的智能傳感器系統(tǒng)。 智能傳感器IP核設(shè)計(jì)與SOC構(gòu)建 &
2008-08-26 09:38:34
基于DSP核控制的SoC系統(tǒng)是由哪些部分組成的?基于DSP核控制的SoC系統(tǒng)該如何去設(shè)計(jì)?
2021-06-18 09:42:47
我畢業(yè)設(shè)計(jì)要做一個(gè)基于FPGA的IP核的DDS信號(hào)發(fā)生器,但是我不會(huì)用DDS的IP核,有沒(méi)有好人能發(fā)我一份資料如何用IP核的呀。我的瀏覽器下載不了網(wǎng)站上的資料,所以只能發(fā)帖求幫忙了。
2015-03-10 11:46:40
Implement頁(yè)面中,可以對(duì)FPGA存儲(chǔ)器或乘法器相關(guān)的資源進(jìn)行選擇配置。在配置頁(yè)面左側(cè),可以查看IP接口(IP Symbol)、實(shí)現(xiàn)信號(hào)位寬細(xì)節(jié)(ImplementationDetails
2019-08-10 14:30:03
,設(shè)計(jì)的USB協(xié)議層模塊各功能達(dá)到了預(yù)期目標(biāo)、整體性能良好。此IP core可以廣泛應(yīng)用于各種USB設(shè)備接口、通信轉(zhuǎn)接器件,也可以集成在SOC中,作為系統(tǒng)芯片總線接口。文中設(shè)計(jì)的USB IP已成功地應(yīng)用于
2018-11-21 11:30:06
穩(wěn)定性和可擴(kuò)展性的固件結(jié)構(gòu)。 2 USB2.0設(shè)備接口IP核的設(shè)計(jì)USB2.0設(shè)備接口芯片IP核分為硬件和固件兩大部分。其中硬件部分主要完成USB2.0協(xié)議中的鏈路層功能;而固件除協(xié)助硬件完成USB2.0
2018-12-03 15:24:04
通用的IP核,使得用戶(hù)可輕松集成屬于自己的專(zhuān)用功能;但對(duì)于一些特定的外設(shè),沒(méi)有現(xiàn)成可用的IP核,如液晶模塊CBGl28064等。用戶(hù)可通過(guò)自定義邏輯的方法在SOPC設(shè)計(jì)中添加自定義IP核。在實(shí)際應(yīng)用中
2019-08-05 07:56:59
告沒(méi)被運(yùn)行的“邊際”(cornercase)。IP提供商必須提供一個(gè)進(jìn)行接口完全驗(yàn)證所需的邊角情況表。在開(kāi)發(fā)過(guò)程中,協(xié)議制表器將幫助SoC團(tuán)隊(duì)決定哪些“邊際”情況需要繼續(xù)驗(yàn)證。一旦開(kāi)發(fā)結(jié)束,它同時(shí)確保通知
2021-07-03 08:30:00
導(dǎo)航系統(tǒng)SoC芯片設(shè)計(jì)的要求有什么?如何構(gòu)建基于LEON開(kāi)源軟核的SoC平臺(tái)?
2021-05-27 06:18:16
,以及對(duì)應(yīng)的波形圖和 Verilog HDL 實(shí)現(xiàn)。我們調(diào)取的 DDR3 SDRAM 控制器給用戶(hù)端預(yù)留了接口,我們可以通過(guò)這些預(yù)留的接口總線實(shí)現(xiàn)對(duì)該 IP 核的控制,本章節(jié)將會(huì)講解如何根據(jù)
2022-02-08 07:08:01
HiI致力于研究在FPGA / Spartan 3E上連接打印機(jī)的研究項(xiàng)目。我可以獲得打印機(jī)接口IP核,或者沒(méi)有這樣的核心。如果可能,請(qǐng)幫助我。感激地以上來(lái)自于谷歌翻譯以下為原文HiI work
2019-07-04 06:32:58
on Chip)是以嵌入式系統(tǒng)為核心,以IP復(fù)用技術(shù)為基礎(chǔ),集軟、硬件于一體的設(shè)計(jì)方法。使用IP復(fù)用技術(shù),將UART集成到FPGA器件上,可增加系統(tǒng)的可靠性,縮小PCB板面積;其次由于IP核的特點(diǎn)
2019-08-20 07:53:46
本文在分析OpenCores網(wǎng)站提供的一款OC8051IP核的基礎(chǔ)上,給出了一種仿真調(diào)試方案;利用該方案指出了其中若干邏輯錯(cuò)誤并對(duì)其進(jìn)行修改,最終完成了修改后IP核的FPGA下載測(cè)試。
2021-05-08 06:22:32
的經(jīng)驗(yàn)幾乎為0,因此我想就如何解決這個(gè)問(wèn)題提出建議。這就是我的想法:1 - 首先,用Vivado HLS轉(zhuǎn)換VHDL中的C代碼(我現(xiàn)在有一些經(jīng)驗(yàn))2 - 在Vivado HLS中生成IP核(如果我
2020-03-24 08:37:03
工欲善其事,必先利其器。在電子技術(shù)飛速發(fā)展的今天,熟練使用相關(guān)工具軟件是學(xué)習(xí)SoC的必經(jīng)之路。但是,由于SoC是一個(gè)完整的系統(tǒng),既包含處理器核、總線、外設(shè)等硬件,也包含處理器需要執(zhí)行的指令,所以
2022-07-13 15:04:56
有人知道為什么MIG IP核中的AXI協(xié)議。為什么沒(méi)有AXI_WID這個(gè)信號(hào)呢。
2018-04-13 09:22:30
所搭的IP軟核的通訊協(xié)議與總線支持的通訊協(xié)議(ICB)不同怎么轉(zhuǎn)換?
2023-08-17 07:05:35
://pan.baidu.com/s/1XTQtP5LZAedkCwQtllAEyw提取碼:ld9c1概述Vivado標(biāo)準(zhǔn)IP核的移植可謂簡(jiǎn)單至極。簡(jiǎn)單3步,拷貝IP文件夾到當(dāng)前工程目錄下;在Vivado的IP Sources中
2019-09-04 10:06:45
數(shù)學(xué)運(yùn)算(乘法器、除法器、浮點(diǎn)運(yùn)算器等)、信號(hào)處理(FFT、DFT、DDS等)。IP核類(lèi)似編程中的函數(shù)庫(kù)(例如C語(yǔ)言中的printf()函數(shù)),可以直接調(diào)用,非常方便,大大加快了開(kāi)發(fā)速度。使用Verilog調(diào)用IP
2018-05-16 11:42:55
,輸出才是正確的。我知道實(shí)際設(shè)計(jì)中肯定不是這么做的,我想到的處理方法是:1.兩個(gè)IP核都可以選擇輸出ready信號(hào),所有可以等兩個(gè)都ready之后才進(jìn)行加法操作。2.在第二個(gè)IP上加19個(gè)時(shí)鐘的延時(shí),這樣
2021-06-19 11:06:07
請(qǐng)教大神怎樣使用ARM DesignStart計(jì)劃開(kāi)放的處理器核搭建SoC系統(tǒng)呢?
2022-07-29 15:01:05
請(qǐng)問(wèn)Altera RAM IP核怎么使用?
2022-01-18 06:59:33
設(shè)計(jì)。本人剛剛接觸FPGA,對(duì)IP核的理解也是一知半解,是說(shuō)比如我在verilog中,不能使用+,-,*,/,而必須自己親自設(shè)計(jì),只可以用& ,|,!,^這些運(yùn)算是么?當(dāng)然我知道IP核遠(yuǎn)遠(yuǎn)不止我提到的這些,但是最基本的+,-,/,*肯定都不可以使用是吧。謝謝大家了!
2018-04-06 20:46:11
以SCI接口電路為例,介紹基于FPGA器件的接口電路IP核如何去設(shè)計(jì)?
2021-04-28 06:10:23
我有興趣購(gòu)買(mǎi)“Xilinx Zynq-7000 SoC ZC702評(píng)估套件”我想知道成像/視頻IP核是否包含在主板附帶的軟件開(kāi)發(fā)中。謝謝---------- Khlitoshi
2019-09-05 09:48:00
(Intellectual Property)核。IP核由相應(yīng)領(lǐng)域的專(zhuān)業(yè)人員設(shè)計(jì),并經(jīng)反復(fù)驗(yàn)證。IP核的擁有者可通過(guò)出售IP獲取利潤(rùn)。利用IP核,設(shè)計(jì)者只需做很少設(shè)計(jì)就可實(shí)現(xiàn)所需系統(tǒng)?;?b class="flag-6" style="color: red">IP核的模塊化設(shè)計(jì)可縮短
2019-07-29 08:33:45
開(kāi)放核協(xié)議—IP核在SoC設(shè)計(jì)中的接口技術(shù)
2019-05-27 09:52:01
控制器、PCI接口等等設(shè)計(jì)成可修改參數(shù)的模塊,讓其它用戶(hù)可以直接調(diào)用這些模塊,以避免重復(fù)勞動(dòng)。隨著CPLD/FPGA的規(guī)模越來(lái)越大,設(shè)計(jì)越來(lái)越復(fù)雜,使用IP核是一個(gè)發(fā)展趨勢(shì)。許多公司推薦使用現(xiàn)成的或經(jīng)過(guò)
2019-04-12 07:00:09
本文討論了以IP(Intellectual Property)內(nèi)核為中心的開(kāi)放式IP 核接口協(xié)議(OCP Open CoreProtocol),包括協(xié)議特性以及基于OCP 協(xié)議的SoC(System on Chip)中設(shè)計(jì)與驗(yàn)證等,并在此基礎(chǔ)上提出了基于OC
2009-12-04 11:39:5314 本文討論了以IP(Intellectual Property)內(nèi)核為中心的開(kāi)放式IP 核接口協(xié)議(OCP Open CoreProtocol),包括協(xié)議特性以及基于OCP 協(xié)議的SoC(System on Chip)中設(shè)計(jì)與驗(yàn)證等,并在此基礎(chǔ)上提出了基于OC
2009-12-14 10:48:1121 摘 要:本文介紹了IP核的概念及其在SoC設(shè)計(jì)中的應(yīng)用,討論了為提高IP核的復(fù)用能力而采用的IP核與系統(tǒng)的接口技術(shù)。 引言隨著半導(dǎo)體技術(shù)的發(fā)展,深亞微米工
2006-03-24 13:31:58661 的接口標(biāo)準(zhǔn),因此,開(kāi)發(fā)統(tǒng)一的IP核接口標(biāo)準(zhǔn)對(duì)提高IP核的復(fù)用意義重大。本文簡(jiǎn)單介紹IP核概念,然后從接口標(biāo)準(zhǔn)的角度討論在SoC設(shè)計(jì)中提高IP核的復(fù)用度,從而簡(jiǎn)化系統(tǒng)設(shè)計(jì)和驗(yàn)證的方法,主要討論OCP(開(kāi)放核協(xié)議)。 圖1 OCP工作原理示意圖 圖2 讀/寫(xiě)操作
2017-11-06 11:30:080
評(píng)論
查看更多