簡(jiǎn)易數(shù)字錄音機(jī)設(shè)計(jì)實(shí)驗(yàn)（語(yǔ)音采集與處理）

簡(jiǎn)易數(shù)字錄音機(jī)設(shè)計(jì)實(shí)驗(yàn)（語(yǔ)音采集與處理）

一、實(shí)驗(yàn)要求：
利用實(shí)驗(yàn)儀器上現(xiàn)有的資源，通過(guò)FPGA、A/D、D/A、時(shí)鐘模塊、存儲(chǔ)器
模塊語(yǔ)音輸入/輸出模塊等設(shè)計(jì)一個(gè)語(yǔ)音采集處理系統(tǒng)。
二、實(shí)驗(yàn)?zāi)康模?br>了解數(shù)字系統(tǒng)的設(shè)計(jì)過(guò)程。
了解存儲(chǔ)器的使用方法。
了解語(yǔ)音處理過(guò)程。
三、硬件要求：
主芯片：EPF10K10LC84-4。
AD 轉(zhuǎn)換模塊。
DA 轉(zhuǎn)換模塊。
語(yǔ)音輸入輸出模塊。
話(huà)筒。
存儲(chǔ)器。
四、實(shí)驗(yàn)原理：
1. 語(yǔ)音處理器的組成電路如圖所示主要有：語(yǔ)音輸入電路、AD 采樣電路、時(shí)鐘電路、FPGA 芯片、存儲(chǔ)器、DA 轉(zhuǎn)換器、話(huà)音輸出電路。除了FPGA 芯片要我們自行設(shè)計(jì)外，其它電路在實(shí)驗(yàn)儀器中都己做好，只需將它們與FPGA 芯片連接起來(lái)即可。

圖：27
2. 考慮A/D 采樣方法。在設(shè)計(jì)時(shí),對(duì)于A(yíng)/D 采用何種方法對(duì)信號(hào)進(jìn)行采樣也是很關(guān)鍵的，采樣方法主要有實(shí)時(shí)采樣和等效采樣兩種。一般來(lái)說(shuō)，對(duì)于使用哪種取樣類(lèi)型取決于測(cè)試信號(hào)的型式：如果是重復(fù)信號(hào)波形，采用實(shí)時(shí)取樣或等效取樣都行，但使用等效取樣方法更為經(jīng)濟(jì)。對(duì)觀(guān)察非周期信號(hào)和瞬態(tài)信號(hào)，實(shí)時(shí)取樣方法能更好的處理和分析。
3. 語(yǔ)音基礎(chǔ)知識(shí):
聲音的三個(gè)要素是：音調(diào)，音強(qiáng)，音色。人耳對(duì)25-22000HZ 的聲音有反應(yīng)。人們?cè)谡勗?huà)中大部分有用的信息在3KHZ 以向。模擬波形能用頻率表示并且譜的范圍是30HZ-10KHZ，但是，大部分有用的和可理解的信息的能量是在200HZ到3500HZ 之間。根據(jù)NYQUIST 準(zhǔn)則,A/D 轉(zhuǎn)換采樣速率至少是信號(hào)最大頻率的兩倍,因此最小的采樣頻率應(yīng)該是6600HZ，實(shí)際上采用的頻率略高一點(diǎn),達(dá)到8KHZ。|
每個(gè)采樣測(cè)量出特定時(shí)刻語(yǔ)音信號(hào)的幅度等級(jí)。一個(gè)采樣由8 位組成，可以有256 個(gè)不同的采樣結(jié)果，這對(duì)于在接收端無(wú)失真地恢復(fù)模擬信號(hào)已經(jīng)足夠。根據(jù)8KHZ 采樣頻率，每個(gè)采樣8 位來(lái)計(jì)算，線(xiàn)路上每秒中將有64000 位的數(shù)據(jù)流，即64KBps。運(yùn)載不同的信息需要不同的線(xiàn)路。高保真音樂(lè)的帶寬是15KHZ，F(xiàn)M電臺(tái)的帶寬是200KHZ，電視信道的帶寬是4.5MHZ。
4. FPGA 的設(shè)計(jì)是關(guān)鍵：它是整個(gè)示被器的控制中心和數(shù)據(jù)處理中心，負(fù)責(zé)完成A/D 及狀態(tài)顯示的控制，同時(shí)將A/D 轉(zhuǎn)換出的電壓信息經(jīng)內(nèi)部處理后通過(guò)D/A 接口電路將話(huà)音信號(hào)還原，最終在喇叭上表現(xiàn)出來(lái)。
5. 在FPGA 芯片中，至少需要設(shè)計(jì)的模塊有A/D 控制器、D/A 控制器、SRAM、時(shí)序產(chǎn)生器、仲裁器、A（U）律編碼器、A（U）律譯碼器等。其中A（U）律編碼器、A（U）律譯碼器碼器又是重點(diǎn)中的重點(diǎn)，同時(shí)也是難點(diǎn)。
6．下面分別對(duì)每個(gè)內(nèi)部模塊的功能說(shuō)明如下：
a) A/D 控制器：生成采樣時(shí)鐘及A/D 采樣芯片的控制信號(hào)，并讀取A/D 采樣結(jié)果。
b) SRAM：A/D 采樣數(shù)據(jù)暫存,同時(shí)有存儲(chǔ)器滿(mǎn)標(biāo)志位及空標(biāo)志位輸出。
c) A(U)律編碼器：主要負(fù)責(zé)從SRAM 中讀取A/D 數(shù)據(jù)，并將其進(jìn)行
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A（U）律編碼。
d) A(U)律譯碼器: 主要負(fù)責(zé)將A(U)律編碼的數(shù)據(jù)譯碼成原始數(shù)據(jù)。在時(shí)鐘的作用下將數(shù)據(jù)送往D/A 控制器。
e) 仲裁器：完成對(duì)芯片內(nèi)部所有單元的控制，包括對(duì)各個(gè)單元的狀態(tài)讀取及給相應(yīng)模塊的啟動(dòng)或停止信號(hào)。如：當(dāng)SRAM 數(shù)據(jù)裝滿(mǎn)后，SRAM 送出FULL標(biāo)志，仲裁器識(shí)別信號(hào)后，啟動(dòng)A（U）律編碼器讀取SRAM 中的數(shù)據(jù)。
f ) 時(shí)序產(chǎn)生器：產(chǎn)生各個(gè)單元所需的各種時(shí)鐘信號(hào)。
五、實(shí)驗(yàn)內(nèi)容
由于該實(shí)驗(yàn)比較復(fù)雜、實(shí)驗(yàn)儀器上提供的存儲(chǔ)器容量有限，想多存數(shù)據(jù)就必須要使用難度較大的DPCM 編碼。建議在做該實(shí)驗(yàn)時(shí)取消存儲(chǔ)模塊，直接將采集來(lái)的數(shù)據(jù)送DAC 模塊。

頂層文件如右圖所示。
CLR 為清零端，接一位撥碼開(kāi)關(guān)，高電平有效；
CLK 接2.5MHz 時(shí)鐘；NINTR、NRD、NCS、NWR
分別接并行AD 的INT、RD、CS、WR；DIN[7..0]接AD 轉(zhuǎn)換器的數(shù)據(jù)輸出端DOUT[7..0]接DA 轉(zhuǎn)換器的數(shù)據(jù)輸入端；并行DA 變換器的/CS、/CE 端接地；AD 轉(zhuǎn)換器的CLOCK 端接625KHz；A0、A1、A2 接撥碼開(kāi)關(guān)，其八種狀態(tài)分別對(duì)應(yīng)IN0~IN7，DCTUNER 的輸出DCOUT 接這八種狀態(tài)的一種，與A0、A1、A2 的狀態(tài)對(duì)應(yīng)。
注：示例程序在文件夾EXAMPLE17 中，ADC.VHD 為設(shè)計(jì)文件。
六、實(shí)驗(yàn)報(bào)告
作出本實(shí)驗(yàn)設(shè)計(jì)的完整電路圖，詳細(xì)說(shuō)明其工作原理。