基于單片機(jī)與FPGA的直接頻率數(shù)字合成器的設(shè)計(jì)方案

　　1.引言

　　隨著電子技術(shù)的發(fā)展，在現(xiàn)代電子產(chǎn)品的故障檢測(cè)中，往往需要頻率和幅度都能自動(dòng)調(diào)節(jié)的正弦信號(hào)源，并且要求該信號(hào)源產(chǎn)生的信號(hào)頻率穩(wěn)定性好，轉(zhuǎn)換速度快，具有調(diào)頻、調(diào)幅和調(diào)相的功能。本文結(jié)合實(shí)際需要，提出一種基于單片機(jī)和FPGA的直接頻率數(shù)字合成器的設(shè)計(jì)方案，能夠產(chǎn)生兩路頻率和相位均可調(diào)的正弦波信號(hào)，達(dá)到了預(yù)定的要求。

　　2.系統(tǒng)方案設(shè)計(jì)

　　2.1 系統(tǒng)的性能分析

　　系統(tǒng)主要由單片機(jī)最小系統(tǒng)、存儲(chǔ)器電路、FPGA模塊、鍵盤(pán)與顯示接口電路、D/A轉(zhuǎn)換電路、低通濾波電路組成，其硬件框圖如圖1所示。通過(guò)鍵盤(pán)輸入頻率控制字、相位控制字和幅值控制字，單片機(jī)最小系統(tǒng)控制FPGA模塊產(chǎn)生用戶需要的正弦波信號(hào)，再經(jīng)過(guò)DA轉(zhuǎn)換，最后通過(guò)低通濾波器生成平滑的正弦波信號(hào)。

　　系統(tǒng)的性能要求：頻率范圍20Hz~20KHZ，步進(jìn)20Hz;差0o~359o，步進(jìn)1o;兩路輸出正弦波信號(hào)，峰峰值分別在0.3V~5V變化；數(shù)字顯示頻率、相位差。

　　2.2 系統(tǒng)實(shí)現(xiàn)的原理

　　2.2.1 DDS的基本原理

　　直接數(shù)字頻率合成器（DDFS）的基本原理：

　　DDS是利用采樣定理，根據(jù)相位間隔對(duì)正弦信號(hào)進(jìn)行取樣、量化、編碼，然后儲(chǔ)存在EPROM中構(gòu)成一個(gè)正弦查詢表，通過(guò)查表法產(chǎn)生波形。

　　它是由參考時(shí)鐘、相位累加器、正弦查詢表和D/A轉(zhuǎn)換器組成，如圖2所示。

　　相位累加器由N位加法器與N位累加寄存器級(jí)聯(lián)構(gòu)成，其原理框圖如圖3所示。每來(lái)一個(gè)時(shí)鐘脈沖Fc，N位加法器將頻率控制數(shù)據(jù)K與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果Y送至累加寄存器的輸入端。累加寄存器一方面將在上一時(shí)鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時(shí)鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)K相加；另一方面以相加后的結(jié)果形成正弦查詢表的地址，取出表中與該相位對(duì)應(yīng)的單元中的幅度量化正弦函數(shù)值，作為取樣地址值送入幅度/相位轉(zhuǎn)換電路。這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值（二進(jìn)制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲(chǔ)器的輸出送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號(hào)。

　　相位累加器的最大計(jì)數(shù)長(zhǎng)度與正弦查詢表中所存儲(chǔ)的相位分隔點(diǎn)數(shù)相同，在取樣頻率（由參考時(shí)鐘頻率決定）不變的情況下，由于相位累加器的相位增量不同，將導(dǎo)致一周期內(nèi)的取樣點(diǎn)數(shù)不同，輸出信號(hào)的頻率也相應(yīng)變化。

　　如果設(shè)定累加器的初始相位，則可以對(duì)輸出信號(hào)進(jìn)行相位控制。由采樣原理可知，如果使用兩個(gè)相同的頻率合成器，并使其參考時(shí)鐘相同，同時(shí)設(shè)定相同的頻率控制字、不同的初始相位，那么在原理上就可以實(shí)現(xiàn)輸出兩路具有一定相位差的同頻信號(hào)。

　　2.2.2 FPGA實(shí)現(xiàn)的直接數(shù)字頻率合成器

　　基于DDS的基本原理，利用Altera公司的FPGA芯片FLEX10系列器件設(shè)法將波形采樣點(diǎn)的值依次通過(guò)數(shù)模轉(zhuǎn)換器（MDAC）轉(zhuǎn)換成模擬量輸出，可達(dá)到預(yù)期的目的，具有較高的性價(jià)比。其基本環(huán)節(jié)由計(jì)數(shù)器（Counter）、只讀存儲(chǔ)器（EPROM）、數(shù)模轉(zhuǎn)換器（MDAC）和濾波器等組成。

　　具體方案如下：累加器由加法器和D觸發(fā)器級(jí)聯(lián)組成，在時(shí)鐘脈沖fc的控制下，對(duì)輸入頻率控制字K進(jìn)行累加，累加滿量時(shí)產(chǎn)生溢出。相位累加器的輸出對(duì)應(yīng)于該合成周期信號(hào)的相位，并且這個(gè)相位是周期性的，在0~2π 范圍內(nèi)起變化。相位累加器位數(shù)為N，最大輸出為2N-1，對(duì)應(yīng)于2π的相位，累加一次就輸出一個(gè)相應(yīng)的相位碼，通過(guò)查表得到正弦信號(hào)的幅度，然后經(jīng)D/A轉(zhuǎn)換及低通濾波器濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。整個(gè)DDS電路的電路結(jié)構(gòu)如圖4所示。

　　3.系統(tǒng)硬件電路設(shè)計(jì)

　　在功能上，單片機(jī)與FPGA有很強(qiáng)的互補(bǔ)性。

　　單片機(jī)具有性價(jià)比高、功能靈活、易于人機(jī)對(duì)話、良好的數(shù)據(jù)處理能力等特點(diǎn)；FPGA則具有高速、高可靠性以及開(kāi)發(fā)便捷、規(guī)范等優(yōu)點(diǎn)。用這兩類(lèi)器件相結(jié)合的電路結(jié)構(gòu)在許多高性能儀器儀表和電子產(chǎn)品中仍將被廣泛應(yīng)用。

　　單片機(jī)的功能主要是傳送頻率控制字K1和相位控制字K2給FPGA處理；生成波形表存儲(chǔ)于EEPROM中；控制鍵盤(pán)的寫(xiě)入和LED的顯示；控制DAC0832進(jìn)行幅值轉(zhuǎn)換。在每次加電前都要通過(guò)單片機(jī)初始化，將寫(xiě)好的程序加載在信號(hào)產(chǎn)生系統(tǒng)上，然后把從鍵盤(pán)上輸入的數(shù)據(jù)送到中央處理芯片上，信號(hào)通過(guò)低通濾波器輸出的同時(shí)，LED數(shù)碼管顯示信號(hào)的頻率和相位差。

　　FPGA與單片機(jī)的總線接口如圖5所示。