東芝開發(fā)出面向基帶處理用途的動態(tài)可重構(gòu)技術(shù)

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　　動態(tài)可重構(gòu)技術(shù)自亮相之初起，不僅在圖像處理用途上，而且在軟件無線電(Software Defined Radio：SDR)領(lǐng)域的應用上也一直備受期待。在基帶處理中使用該技術(shù)，可在不同的無線通信方式間進行切換，或者同時運行多種方式。

　　東芝開發(fā)的就是面向基帶處理用途的動態(tài)可重構(gòu)技術(shù)。2008年9月東芝從比利時IMEC獲得了動態(tài)可重構(gòu)技術(shù)“ADRES(Architecture Fordynamically Reconfigurable Embedded Systems)”的研發(fā)授權(quán)，之后與IMEC共同就SDR用途進行了改進。

　　以往上述用途大多采用DSP，但是隨著LTE、移動WiMAX、無線LAN(IEEE802.11n)等各種無線通信的處理內(nèi)容日趨復雜，運算量增加，與DSP相比，動態(tài)可重構(gòu)技術(shù)在電路面積及耗電量方面的優(yōu)勢逐漸凸顯出來。就像LTE一樣，現(xiàn)在的無線通信方式已變得非常復雜，往往是多種模式被歸并到單一規(guī)格內(nèi)。因此，“即使是導入單一方式，采用硬連線的話電路面積也容易增大。而以動態(tài)可重構(gòu)技術(shù)來切換模式及方式的話，在面積效率上會變得更為有利”(東芝半導體公司半導體研究開發(fā)中心尖端無線模擬技術(shù)開發(fā)部部長畝川康夫)。另外，利用多個天線傳輸路徑來提高傳輸速度的MIMO技術(shù)也被導入各種規(guī)格，運算量由此增大，使用DSP的話往往性能不足。

　　ADRES采用將運算器陣列部分“CGA(Coarse Grain Architecture)”與VLIW處理器密切結(jié)合的構(gòu)成(圖A-1)。普通的控制處理由VLIW部來實施，而并行性高的處理則由運算器陣列部來實施。其概念與東京計器的DAPDNA相似，DAPDNA是由運算器演陣列“DNA”與控制用CPU內(nèi)核“DAP”構(gòu)成的。

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　　圖A-1：在基帶處理電路中應用IMEC的ADRES

　　東芝在無線通信的基帶處理電路中應用IMEC的“ADRES”(a)。與DSP以及細粒度的動態(tài)可重構(gòu)技術(shù)相比，在芯片面積及耗電量方面取得了平衡(b)。(b)為IEEE802.11a發(fā)送處理時的數(shù)值。(圖片源自東芝)

　　運算器陣列部分的運算器數(shù)量是根據(jù)處理負荷在設(shè)計LSI時決定的，而現(xiàn)在為4×4(16個)。各運算器的bit寬度為64bit，寄存器為4個。分割使用寄存器，支持16bit×4路的SIMD型運算?！霸跓o線通信領(lǐng)域，A-D轉(zhuǎn)換器的bit寬度大多為10bit左右。有16bit的話足可供大量運算來使用(東芝的畝川)。另外，VLIW部分為3路，與運算器陣列相互獨占運行。

　　在ADRES中，運算器陣列部的指令及布線數(shù)據(jù)保存于配置存儲器。只要該存儲器內(nèi)有數(shù)據(jù)，便可以8個時鐘動態(tài)切換電路構(gòu)成。切換電路構(gòu)成時，需要一次性完成向VLIW模式的狀態(tài)轉(zhuǎn)換，該轉(zhuǎn)換要使用4個時鐘。如果在VLIW模式下不執(zhí)行任何處理的話，則變?yōu)楹嫌?個時鐘。

　　電路面積在使用90nm工藝的CMOS技術(shù)時約為6mm2。與IEEE802.11a(發(fā)送時)那樣在硬連線電路中導入無MIMO的簡單通信方式時相比，該面積約為其6倍，但在導入較復雜的無線方式時，這一面積差值可縮小至1～3倍以內(nèi)(圖A-1(b))。