用中檔FPGA實(shí)現(xiàn)高速DDR3存儲(chǔ)器控制器

用中檔FPGA實(shí)現(xiàn)高速DDR3存儲(chǔ)器控制器

　引言

　　由于系統(tǒng)帶寬不斷的增加，因此針對(duì)更高的速度和性能，設(shè)計(jì)人員對(duì)存儲(chǔ)技術(shù)進(jìn)行了優(yōu)化。下一代雙數(shù)據(jù)速率（DDR）SDRAM芯片是DDR3 SDRAM。 DDR3 SDRAM具有比DDR2更多的優(yōu)勢(shì)。這些器件的功耗更低，能以更高的速度工作，有更高的性能（2倍的帶寬），并有更大的密度。與DDR2相比，DDR3器件的功耗降低了30％，主要是由于小的芯片尺寸和更低的電源電壓（DDR3 1.5V而DDR2 　1.8V）。 DDR3器件還提供其他的節(jié)約資源模式，如局部刷新。與DDR2相比，DDR3的另一個(gè)顯著優(yōu)點(diǎn)是更高的性能/帶寬，這是由于有更寬的預(yù)取緩沖（與4位的DDR2相比，DDR3為8位寬），以及更高的工作時(shí)鐘頻率。然而，設(shè)計(jì)至DDR3的接口也變得更具挑戰(zhàn)性。在FPGA中實(shí)現(xiàn)高速、高效率的DDR3控制器是一項(xiàng)艱巨的任務(wù)。直到最近，只有少數(shù)高端（昂貴）的FPGA有支持與高速的DDR3存儲(chǔ)器可靠接口的塊。然而，現(xiàn)在新一代中檔的FPGA提供這些塊、高速FPGA架構(gòu)、時(shí)鐘管理資源和需要實(shí)現(xiàn)下一代DDR3控制器的I/O結(jié)構(gòu)。本文探討設(shè)計(jì)所遇到的挑戰(zhàn)，以及如何用一個(gè)特定的FPGA系列LatticeECP3實(shí)現(xiàn)DDR3存儲(chǔ)器控制器。

　　DDR3存儲(chǔ)器控制器的挑戰(zhàn)

　　針對(duì)存儲(chǔ)器控制器，DDR3器件面臨一系列的挑戰(zhàn)。DDR3的工作頻率起始于DDR2的更高的工作頻率，然后趨于更高的頻率。 DDR3接口需要的時(shí)鐘速度超過(guò)400 MHz。這是對(duì)FPGA架構(gòu)的一個(gè)重大挑戰(zhàn)。針對(duì)DDR3存儲(chǔ)器控制器的架構(gòu)，fly-by結(jié)構(gòu)和讀寫(xiě)調(diào)整變得更加復(fù)雜。

　　不同于DDR2的T型分支拓?fù)浣Y(jié)構(gòu)，DDR3采用了fly-by拓?fù)浣Y(jié)構(gòu)，以更高的速度提供更好的信號(hào)完整性。fly-by信號(hào)是命令、地址，控制和時(shí)鐘信號(hào)。如圖1所示，源于存儲(chǔ)器控制器的這些信號(hào)以串行的方式連接到每個(gè)DRAM器件。通過(guò)減少分支的數(shù)量和分支的長(zhǎng)度改進(jìn)了信號(hào)完整性。然而，這引起了另一個(gè)問(wèn)題，因?yàn)槊恳粋€(gè)存儲(chǔ)器元件的延遲是不同的，取決于它處于時(shí)序的位置。通過(guò)按照DDR3規(guī)范的定義，采用讀調(diào)整和寫(xiě)調(diào)整技術(shù)來(lái)補(bǔ)償這種延遲的差異。fly-by拓?fù)浣Y(jié)構(gòu)在電源開(kāi)啟時(shí)校正存儲(chǔ)器系統(tǒng)。這就要求在DDR3控制器中有額外的信息，允許校準(zhǔn)工作在啟動(dòng)時(shí)自動(dòng)完成。

圖1 針對(duì)DDR3的Fly-by結(jié)構(gòu)

　　讀和寫(xiě)調(diào)整

　　在寫(xiě)調(diào)整期間，存儲(chǔ)器控制器需要補(bǔ)償額外的跨越時(shí)間偏移（對(duì)每個(gè)存儲(chǔ)器器件，信號(hào)延遲是不同的），這是由于fly-by拓?fù)浣Y(jié)構(gòu)及選通和時(shí)鐘引入的。如圖2所示，源CK和DQS信號(hào)到達(dá)目的地有延遲。對(duì)于存儲(chǔ)器模塊的每個(gè)存儲(chǔ)器元件，這種延遲是不同的，必須逐個(gè)芯片進(jìn)行調(diào)整，如果芯片有多于一個(gè)字節(jié)的數(shù)據(jù)，甚至要根據(jù)字節(jié)來(lái)進(jìn)行調(diào)整。該圖說(shuō)明了一個(gè)存儲(chǔ)器元件。存儲(chǔ)器控制器延遲了DQS，一次一步，直到檢測(cè)到CK信號(hào)從0過(guò)渡到到1。這將再次對(duì)齊DQS和CK，以便DQ總線(xiàn)上的目標(biāo)數(shù)據(jù)可以可靠地被捕獲。由于這是由DDR3存儲(chǔ)器控制器自動(dòng)做的，電路板設(shè)計(jì)人員無(wú)須擔(dān)心實(shí)施的細(xì)節(jié)。設(shè)計(jì)人員會(huì)從額外的裕度中得到好處，這是由DDR3存儲(chǔ)器控制器中的寫(xiě)調(diào)整的特性所創(chuàng)建的。

圖2 寫(xiě)調(diào)整的時(shí)序圖

　　DDR3存儲(chǔ)器時(shí)鐘資源和接口模塊

　　LatticeECP3 FPGA的I/O有專(zhuān)門(mén)的電路支持高速存儲(chǔ)器接口，包括DDR、DDR2和DDR3 SDRAM存儲(chǔ)器接口。如圖3所示，ECP3系列還有專(zhuān)用的時(shí)鐘資源，以支持下一代DDR3高速存儲(chǔ)器控制器。邊緣時(shí)鐘（ECLK1，ECLK2）是高速，低相偏的時(shí)鐘，用于時(shí)鐘控制數(shù)據(jù)高速地進(jìn)出器件。在DQS的通道提供時(shí)鐘輸入（DQS）和與該時(shí)鐘相關(guān)的多達(dá)10個(gè)輸入數(shù)據(jù)位。DQSBUF服務(wù)于每個(gè)DQS通道，以控制時(shí)鐘訪(fǎng)問(wèn)和延遲。DQSDLL支持DQS通道（每個(gè)器件的左側(cè)和右側(cè)都有一個(gè)）。DQSDLL是專(zhuān)門(mén)用于構(gòu)建90度時(shí)鐘延遲的DLL。　

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圖3 LatticeECP3 DDR存儲(chǔ)器時(shí)鐘資源

　　萊迪思的DQS電路包括一個(gè)自動(dòng)時(shí)鐘轉(zhuǎn)換電路，簡(jiǎn)化了存儲(chǔ)器接口設(shè)計(jì)，并確保了可靠的操作。此外，DQS的延遲塊提供了針對(duì)DDR存儲(chǔ)器接口所需的時(shí)鐘對(duì)齊。通過(guò)DQS的延遲單元至專(zhuān)用的DQS布線(xiàn)資源，向PAD提供DQS信號(hào)。溫度，電壓和工藝變化對(duì)專(zhuān)用DQS延遲塊產(chǎn)生的差異由設(shè)置的校準(zhǔn)信號(hào)來(lái)補(bǔ)償（7位延遲控制），校準(zhǔn)信號(hào)源于器件對(duì)邊的兩個(gè)DQSDLL。在器件的一半，每個(gè)DQSDLL彌補(bǔ)各自邊的DQS延遲。通過(guò)系統(tǒng)時(shí)鐘和專(zhuān)用反饋環(huán)路，對(duì)DLL環(huán)進(jìn)行了補(bǔ)償?！?

　　LatticeECP3 FPGA的鎖相環(huán)用于生成針對(duì)DDR3存儲(chǔ)器接口時(shí)鐘。例如，對(duì)于一個(gè)400 MHz的DDR3接口，通用鎖相環(huán)用于生成三個(gè)時(shí)鐘：400 MHz的時(shí)鐘，有90 °相移的400 MHz時(shí)鐘和200 MHz時(shí)鐘。有90 °相移的400 MHz時(shí)鐘用于生成DQ和DQS輸出。沒(méi)有相移的400 MHz時(shí)鐘用于產(chǎn)生時(shí)鐘（CLKP和CLKN）到DDR3存儲(chǔ)器。200 MHz時(shí)鐘用于生成地址和命令（ADDR/CMD）信號(hào)。該時(shí)鐘的實(shí)現(xiàn)對(duì)客戶(hù)是透明的，可用萊迪思的設(shè)計(jì)工具自動(dòng)地實(shí)現(xiàn)。