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Verilog HDL語言簡介
1.什么是Verilog HDL
Verilog HDL是硬件描述語言的一種,用于數(shù)字電子系統(tǒng)設計。它允許設計者用它來進行各種級別的邏輯設計,可以用它進行數(shù)字邏輯系統(tǒng)的仿真驗證、時序分析、邏輯綜合。它是目前應用最廣泛的一種硬件描述語言之一。
2.Verilog HDL的歷史
Verilog HDL是在1983年由GDA(GateWay Design Automation)公司的Phil Moorby首創(chuàng)的。Phil Moorby后來成為Verilog-XL的主要設計者和Cadence公司(Cadence Design System)的第一個合伙人。
在1984年~1985年,Moorby設計出了第一個關于Verilog-XL的仿真器,1986年,他對Verilog HDL的發(fā)展又做出了另一個巨大貢獻:即提出了用于快速門級仿真的XL算法。
隨著Verilog-XL算法的成功,Verilog HDL語言得到迅速發(fā)展。1989年,Cadence公司收購了GDA公司,Verilog HDL語言成為Cadence公司的私有財產(chǎn)。1990年,Cadence公司決定公開Verilog HDL語言,于是成立了OVI(Open Verilog International)組織來負責Verilog HDL語言的發(fā)展。
3.Verilog HDL的進展
基于Verilog HDL的優(yōu)越性,IEEE于1995年制定了Verilog HDL的IEEE標準,即Verilog HDL1364-1995。其后,又在2001年發(fā)布了Verilog HDL1364-2001標準。
據(jù)有關文獻報道,目前在美國使用Verilog HDL進行設計的工程師大約有60000人,全美國有200多所大學教授用Verilog硬件描述語言的設計方法。在我國臺灣地區(qū)幾乎所有著名大學的電子和計算機工程系都講授Verilog有關的課程。
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