Altera推出Serial RapidIO Gen2 IP,滿足通信帶寬需求

　　Altera公司近日宣布，開始提供新的Serial RapidIO Gen2 MegaCore功能知識產權（IP），滿足全球通信基礎設施系統日益增長的帶寬需求。該IP新解決方案成功實現了所有硬件與最新Integrated Device Technology （IDT?） RapidIO芯片的互操作性，并支持28 nm Altera Stratix? V FPGA，每通路工作速率高達6.25 Gbaud。通過提前驗證互操作性，Altera和IDT支持客戶采用RapidIO減少接口調試時間，而將重點放在系統設計的核心功能上。

　　Altera產品市場總監(jiān)Alex Grbic評論說：“Serial RapidIO是點對點嵌入式處理器、DSP、FPGA和ASIC集群網絡的最佳互聯。通信系統對數據和語音帶寬的需求越來越高，Altera的 Serial RapidIO Gen2 IP支持速度最快的IDT交換芯片，比較容易實現這些快速發(fā)展的應用。”

　　Altera與IDT密切合作，實現了Serial RapidIO Gen2 MegaCore功能IP與IDT 80HCPS1848交換芯片的互操作性，支持6.25G到最高25G總帶寬的x1、x2和x4通路配置。IDT提供一系列高性能、低功耗、低延時 Gen2 Serial RapidIO解決方案，與這些成熟可靠的解決方案實現互操作性是Altera的Serial RapidIO IP重要的里程碑。

　　IDT的通信業(yè)務總經理兼副總裁Tom Sparkman認為：“IDT和Altera密切合作，確保了與我們的RapidIO解決方案的全面互操作性，我們非常高興樹立了這一互通里程碑。隨著通信系統帶寬需求的不斷增長，我們的客戶采用了IDT成熟可靠的RapidIO交換機以及Altera這樣的供應商提供的FPGA。我們設備的互操作性使得客戶能夠充滿信心的設計并開發(fā)系統?！?/p>

　　Altera Serial Rapid IO IP內核簡介

　　Altera為定制Serial RapidIO處理單元、橋接和交換提供全面的FPGA解決方案，為x1、x2和x4通路配置6.25 Gbuad的Gen1和Gen2接口提供器件和IP支持。Altera針對最新RapidIO規(guī)范2.2設計了IP內核，提供物理層、傳送層和邏輯層，以及使用方便的維護和I/O系統功能，可以擴展支持消息傳遞等其他功能。該解決方案包括可配置Serial RapidIO IP內核以及開發(fā)板。

　　Stratix V FPGA簡介

　　Stratix V FPGA是使用TSMC 28-nm高性能（28HP）高K金屬柵極（HKMG）工藝進行制造并經過優(yōu)化的FPGA，比競爭器件高出一個速率等級。Stratix V FPGA是業(yè)界唯一量產發(fā)售、單管芯集成28 Gbps集成收發(fā)器的器件。設計人員使用Stratix V FPGA部分重新配置功能與通過現有PCI Express? （PCIe?） 鏈路協議實現配置（CvP）功能相結合，進一步提高靈活性和系統性能及帶寬，同時降低功耗。這些領先技術滿足了無線基站和軍用雷達等高性能應用的需求。

　　供貨信息

　　Altera提供全面的系統級可集成Serial RapidIO解決方案，包括，Gen1和Gen2 Serial RapidIO MegaCore功能IP、參考設計和硬件開發(fā)平臺。如果需要Altera Serial RapidIO Gen2 MegaCore功能IP，或者要詳細了解互操作性測試報告的信息，請聯系sales@altera.com。

　　Altera簡介

　　Altera?的可編程解決方案幫助系統和半導體公司快速高效地實現創(chuàng)新，突出產品優(yōu)勢，贏得市場競爭。請訪問www.altera.com，或者www.altera.com.cn，了解Altera FPGA、CPLD和ASIC器件的詳細信息。請關注Altera官方微博，通過Altera中文論壇及時提出問題，分享信息，與眾多的Altera工程師在線交流。