FPGA中面積換速度該如何去實現(xiàn)

（文章來源：墨塵）

在FPGA中，如果要將一個采樣率為480MHz，中頻頻率為302.5MHz的信號變頻到零中頻的基帶信號，要怎么做呢？

首先，480MHz的采樣頻率，對一個中頻頻率為302.5MHz的信號采樣，只能是帶通采樣，采樣后信號實際頻率為177.5MHz，那么要在FPGA中用DDS產(chǎn)生一個頻率為177.5MHz的載波信號，時鐘頻率至少要是177.5MHz的兩倍也就是355MHz，時鐘工作頻率太高，很容易后面出現(xiàn)時序問題，這個時候可以嘗試使用面積換速度的思想，將時鐘工作頻率降低下來，我們決定讓時鐘工作在120MHz，這樣比較穩(wěn)妥。

如果時鐘工作在120MHz，那么最開始480MHz的采樣率的信號就要進行串并轉(zhuǎn)換分為4路，每路采樣率為120MHz，120MHz的采樣率采樣一個177.5MHz的中頻信號，那么信號頻率其實已經(jīng)變?yōu)?7.5MHz。所以此時分別對4路57.5MHz的信號做下變頻，但要注意DDS產(chǎn)生信號的初始相位。本來480MHz的采樣率時采樣的信號為點為1、2、3、4、5、6、7、8，那么現(xiàn)在對應(yīng)每一路就是1、5；2、6；3、7；4、8，則DDS產(chǎn)生的4路57.5MHz的信號也要對應(yīng)。下面具體講怎樣利用FPGA的DDS產(chǎn)生4路對應(yīng)的載波信號。

那么怎樣才能利用120MHz的時鐘頻率產(chǎn)生一個頻率177.5MHz的載波信號呢，120MHz的采樣率產(chǎn)生177.5MHz的信號，那么信號頻率其實已經(jīng)變?yōu)?7.5MHz，4路載波要與前面的信號對應(yīng)相乘的，那么信號之間的初始相位應(yīng)當相差多少呢？

應(yīng)當就按480MHz的采樣率，產(chǎn)生一個177.5MHz的信號來計算，那么每相鄰兩個點之間的相位差為：(177.5/480)*2*pi，則在設(shè)置FPGA里面的DDS時候，第一路信號初始相位為0，第二路為(177.5/480)*2*pi，第三路為(177.5/480)*2*pi*2，第四路為(177.5/480)*2*pi*3-2*pi。

然后將上面的4路DDS載波與前面的4路信號分別相乘，然后再利用多項濾波對這4路信號進行4倍抽取，如何利用多項濾波器進行4倍抽取可以參考我之前的文章。這樣就完成了信號預(yù)處理中的下變頻和下采樣，這也是在FPGA中要完成的最常見的信號處理功能，在這里由于信號采樣率過高，不得不采用面積換速度的處理方法來完成此功能。

（責任編輯：fqj）

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FPGA它都具備著什么樣的優(yōu)勢

數(shù)字信號處理。包括圖像處理，雷達信號處理，醫(yī)學(xué)信號處理等。優(yōu)勢是實時性好，用面積換速度，比CPU快的多。

2019-09-04 15:12:17

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轉(zhuǎn)換速度電路電路圖

電路低于10ns的延緩線長度條件下利用Am685比較器測試輸入信號的轉(zhuǎn)換速率。當轉(zhuǎn)換速率超過由R6設(shè)定的預(yù)定限，比較器轉(zhuǎn)換狀態(tài)和壓接頭，打開LED。推復(fù)位開關(guān)恢復(fù)正常運行?；谳斎胄盘柡蜁r間延遲對應(yīng)的對比。輸入信號的導(dǎo)數(shù)等于其瞬時轉(zhuǎn)換率。

2019-12-08 03:53:00

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