基于VersaClock6系列的多輸出可編程時(shí)鐘發(fā)生器的應(yīng)用研究

與僅僅幾年前相比，當(dāng)今的嵌入式產(chǎn)品已經(jīng)變得更加復(fù)雜和更加先進(jìn)。設(shè)計(jì)本身可包括一個(gè)FPGA以及一個(gè)單獨(dú)的圖形處理器（GPU），外加多個(gè)用于視頻端接、USB、無(wú)線網(wǎng)絡(luò)、以及高速有線以太網(wǎng)、工業(yè)Modbus或現(xiàn)場(chǎng)總線的連接端口。每個(gè)處理器以及相應(yīng)的子系統(tǒng)都需要唯一的與其他時(shí)鐘無(wú)關(guān)聯(lián)的頻率和類型，因此，它們需要自己的時(shí)鐘信號(hào)。設(shè)計(jì)一個(gè)能產(chǎn)生這些彼此不同、具有所需精度性能的時(shí)鐘系統(tǒng)，并將其分配到各自的負(fù)荷，是產(chǎn)品設(shè)計(jì)工程師所面臨所有問(wèn)題中的新挑戰(zhàn)。

要提供這些時(shí)鐘，一種直接和顯而易見(jiàn)的方式似乎很簡(jiǎn)單，即可以根據(jù)需要采用多個(gè)時(shí)鐘發(fā)生器IC，并將其放置在PC板上各個(gè)目標(biāo)負(fù)載附近，或者采用一個(gè)由主時(shí)鐘驅(qū)動(dòng)的時(shí)鐘樹(shù)架構(gòu)，如圖1所示。這種做法至少?gòu)睦碚撋峡梢越鉀Q多時(shí)鐘的問(wèn)題，因?yàn)槊恳粋€(gè)負(fù)載裝置的需求可以通過(guò)量身定做的時(shí)鐘信號(hào)來(lái)滿足。而且，由于每個(gè)時(shí)鐘源都靠近其負(fù)載，時(shí)鐘之間以及時(shí)鐘與信號(hào)之間的串?dāng)_都得到降低，從而最大限度地減輕了附加的時(shí)鐘抖動(dòng)和畸變問(wèn)題。

圖1：使用單一主時(shí)鐘以及具有本地時(shí)鐘發(fā)生器的時(shí)鐘樹(shù)是一種提供所需多個(gè)本地時(shí)鐘的方式，但這種方式會(huì)影響成本（BOM，價(jià)格，占位面積）和性能，必須仔細(xì)研究。

為每個(gè)目標(biāo)負(fù)載配備一個(gè)時(shí)鐘IC的解決方案看似頗有吸引力，但也有許多不利因素，例如：

1.采用多個(gè)單獨(dú)的時(shí)鐘發(fā)生器IC直接導(dǎo)致BOM（物料清單）成本升高，以及管理和采購(gòu)這些不同IC所產(chǎn)生的物流問(wèn)題。

2.需要較大的PC電路板空間，而該問(wèn)題幾乎在每一個(gè)設(shè)計(jì)都很受限。

3.如果使用單獨(dú)的、單路輸出時(shí)鐘發(fā)生器，而不是采用一個(gè)分布式時(shí)鐘樹(shù)，每一個(gè)時(shí)鐘都需要自己的晶振，這將增大成本和電路板空間。

4.使用“時(shí)鐘樹(shù)”來(lái)產(chǎn)生最終的多個(gè)時(shí)鐘會(huì)增加成本、占用空間、時(shí)鐘抖動(dòng)和誤差積累。

5.采用多個(gè)IC會(huì)提高整體功耗。

6.若使用多個(gè)時(shí)鐘發(fā)生器IC，每個(gè)新的設(shè)計(jì)都具有不同的電路板布局和時(shí)鐘組件，使得難以在公司產(chǎn)品線不同產(chǎn)品之間重用系統(tǒng)設(shè)計(jì)。

在特定情況下每一個(gè)因素多么重要取決于具體設(shè)計(jì)、其優(yōu)先事項(xiàng)、以及各種權(quán)衡。在多處理器系統(tǒng)中，針對(duì)每一個(gè)所需的獨(dú)特時(shí)鐘，如果決定采用一個(gè)時(shí)鐘發(fā)生器加上一個(gè)晶振的方案會(huì)產(chǎn)生許多意想不到的后果。

替代方案的優(yōu)勢(shì)

幸運(yùn)的是，還有另外一種方法可以在很大程度上克服多處理器設(shè)計(jì)中使用多個(gè)單獨(dú)時(shí)鐘發(fā)生器IC的弊端。一個(gè)多輸出、可編程時(shí)鐘發(fā)生器可以經(jīng)由一個(gè)單一晶振來(lái)提供多路獨(dú)立的輸出，因而可以替代兩個(gè)、四個(gè)、或更多個(gè)時(shí)鐘。這些IC可具有多種輸出選項(xiàng)、配置、以及頻率范圍，也可以面向多種應(yīng)用。

在選擇一個(gè)多路輸出時(shí)鐘發(fā)生器時(shí)，關(guān)鍵一點(diǎn)是要使其性能與各種時(shí)鐘負(fù)載的需求相匹配。在許多設(shè)計(jì)中，各種不同的負(fù)載不僅具有不同的頻率，當(dāng)然也具有不同的電壓、格式、上升/下降時(shí)間最大值、以及抖動(dòng)指標(biāo)。高端FPGA或SoC器件與用在同一設(shè)計(jì)中的低速通信鏈路相比，，其時(shí)鐘將具有更嚴(yán)格的要求，但設(shè)計(jì)者卻希望選擇單一時(shí)鐘發(fā)生器IC來(lái)滿足所有不同的需求。

最新一代的可編程時(shí)鐘發(fā)生器能夠?qū)崿F(xiàn)這些目標(biāo)，尤其是可以滿足一些較為困難的要求。例如，Xilinx公司的 Virtex-6和Virtex-7FPGA分別具有480 Mbps至6.6 Gbps，2.488 Gbps至11.18 Gbps數(shù)據(jù)速率的收發(fā)器，每個(gè)通道原始數(shù)據(jù)速率高達(dá)5.0 Gbps的PCI Express Base，以及一個(gè)支持10/100/1000 Mbps鏈路的以太網(wǎng)MAC模塊，如圖2所示。

圖2： Xilinx公司提供的Virtex 6等FPGA具有高功能密度和極高帶寬數(shù)據(jù)鏈路，具有成幀（framing）、增強(qiáng)型前向糾錯(cuò)（EFEC）的100GE MAC光學(xué)接口，以及采用兩個(gè)Virtex-6 HX565T FPGA通過(guò)Interlaken總線實(shí)現(xiàn)的ASIC（或背板）接口。

為了滿足設(shè)計(jì)師基于這些FPGA實(shí)現(xiàn)電路設(shè)計(jì)的需求，IDT公司推出了VersaClock6系列可編程時(shí)鐘發(fā)生器，如圖3所示。VersaClock6時(shí)鐘發(fā)生器可提供2至8路可配置輸出（可選擇為L(zhǎng)VDS或LVPECL）以及2個(gè)、3個(gè)、或4個(gè)一次性可編程（OTP）配置，取決于選擇的具體器件。所有時(shí)鐘發(fā)生器包括一個(gè)分?jǐn)?shù)輸出分頻器架構(gòu)以獲得最高的靈活性，并能產(chǎn)生1至350MHz之間的任何頻率。該系列產(chǎn)品的最顯著特點(diǎn)是能夠確保均方根（RMS）相位抖動(dòng)指標(biāo)大大低于500 fs（0.5ps），如圖4所示。

圖3：IDT公司的VersaClock 6系列時(shí)鐘發(fā)生器具有2個(gè)至8個(gè)可配置LVDS或LVPECL輸出，每個(gè)都可實(shí)現(xiàn)1 到350 MHz之間的用戶可編程頻率。

圖4：采用156.25和312.5MHz參考時(shí)鐘，測(cè)量得到的相位抖動(dòng)分別略微高過(guò)400fs（0.4ps）和350 fs（0.35ps）均方根值，如這些位噪聲曲線所示，超過(guò)了最新FPGA的要求。

以應(yīng)用實(shí)例說(shuō)明其優(yōu)勢(shì)

那些必須支持SMPTE 424標(biāo)準(zhǔn)的設(shè)計(jì)可以作為很好的例證來(lái)說(shuō)明使用一個(gè)可編程多輸出器件的好處。SMPTE 424標(biāo)準(zhǔn)又稱為3G-SDI，它針對(duì)高性能3 GbpsSerDes（串行/解串器）功能具有非常嚴(yán)格的眼圖抖動(dòng)規(guī)范，以滿足所期望的誤碼率（BER）目標(biāo)。 ［SMPTE為電影與電視工程師學(xué)會(huì)，是國(guó)際公認(rèn)的標(biāo)準(zhǔn)化機(jī)構(gòu)，其管理的規(guī)范包括數(shù)字電視傳輸高速串行物理接口，通常被稱為SDI或串行數(shù)據(jù)接口］。主要的強(qiáng)制性要求包括：

·時(shí)序抖動(dòng)2.0 UI最大值，峰值到峰值，頻率范圍從10Hz到100kHz

·校準(zhǔn)抖動(dòng)規(guī)范（Alignment jitter）0.3 UI最大值，峰值到峰值，頻率范圍從100 kHz至297 MHz，推薦0.2 UI（一個(gè)單位間隔（UI）是兩個(gè)相鄰信號(hào)轉(zhuǎn)變的時(shí)間間隔，為時(shí)鐘頻率的倒數(shù)）。

在技術(shù)方面更加具有挑戰(zhàn)的是，許多廣播視頻設(shè)計(jì)需要同時(shí)支持NTSC和PAL HDTV標(biāo)準(zhǔn)，這意味著它們需要同時(shí)具有148.5MHz和148.5 /（1.001）MHz的參考時(shí)鐘。此外，廣播視頻產(chǎn)品需要支持IP視頻（VoIP）的趨勢(shì)意味著這些設(shè)計(jì)也可能需要支持10GEPHY（10千兆以太網(wǎng)物理層），所以，通常需要工作在156.25 MHz的一個(gè)附加參考時(shí)鐘。

由于Xilinx 7 系列FPGA具有集成式、高性能GTX / GTH / GTP收發(fā)器，因而通常被選用于這些支持SMPTE標(biāo)準(zhǔn)的設(shè)計(jì)。為了滿足SMPTE 424眼圖抖動(dòng)規(guī)范，賽靈思（Xilinx）公司針對(duì)用于驅(qū)動(dòng)這些SerDes功能的參考時(shí)鐘規(guī)定了非常嚴(yán)格dBc/Hz相位噪聲要求。如果相同的Xilinx 7系列GTX /GTH/GTP收發(fā)器也用于實(shí)現(xiàn)10 GbpsSerDes，非常嚴(yán)格的dBc/Hz的相位噪聲要求同樣也很關(guān)鍵。這些非整數(shù)相關(guān)（non-integer-related）時(shí)鐘頻率（148.5 MHz、 148.351648MHz以及156.25MHz）在與每個(gè)時(shí)鐘非常嚴(yán)格的相位噪聲要求結(jié)合時(shí)，意味著提供一個(gè)集成式時(shí)鐘解決方案是一項(xiàng)重大任務(wù)。

幸運(yùn)的是，已經(jīng)有一種單一器件能夠以單個(gè)器件綜合所有這些高性能時(shí)鐘：即IDT公司的通用頻率轉(zhuǎn)換器（UFT）系列高端鎖相環(huán)（PLL）。該系列產(chǎn)品可作為一種高性能合成器，只需要一個(gè)簡(jiǎn)單的、基本模式并行諧振晶體（parallel-resonant crystal）作為其輸入?yún)⒖?。UFT系列的所有產(chǎn)品都支持每個(gè)PLL的一個(gè)或兩個(gè)不同引腳可選配置，并且這些可被預(yù)加載到內(nèi)部一次可編程（OTP）非易失性存儲(chǔ)器，用于在加電后直接自動(dòng)運(yùn)行，或者使用一個(gè)I2C串行接口來(lái)設(shè)置所需的頻率轉(zhuǎn)換配置。

對(duì)于SMPTE 424設(shè)計(jì)，IDT公司的8T49N241可以作為一個(gè)高性能、四路輸出合成器，如圖5所示，其中可以清楚地看到電路板空間的節(jié)省以及設(shè)計(jì)復(fù)雜性。該系列的時(shí)鐘器件具有這種復(fù)雜應(yīng)用中Xilinx 7 系列參考時(shí)鐘所要求的性能。

圖5：一個(gè)單一的IDT通用頻率轉(zhuǎn)換鎖相環(huán)（這里是8T49N241）可以用作一個(gè)高性能4路輸出合成器，能夠提供SMPTE需要的低抖動(dòng)和高精度頻率，可取代4個(gè)晶振和4個(gè)發(fā)生器IC。

圖6示出了一個(gè)典型的由IDT UFT時(shí)鐘器件產(chǎn)生的156.25MHz輸出時(shí)鐘相位噪聲曲線。相位噪聲曲線遠(yuǎn)低于Xilinx Action Note AR# 44549所確定的相位噪聲水平。

圖6：IDT公司 UFT時(shí)鐘IC生成的156.25 MHz輸出時(shí)鐘典型相位噪聲曲線超過(guò)了Xilinx Action Note所確定的噪聲要求。

如果設(shè)計(jì)者選擇使用具有多路輸出的一個(gè)單一時(shí)鐘發(fā)生器IC，許多由于采用單獨(dú)時(shí)鐘IC而產(chǎn)生的問(wèn)題就會(huì)消失或變得更簡(jiǎn)單。此外，通過(guò)為時(shí)鐘IC添加可編程性，同樣的組件和電路板布局可以重用于多個(gè)產(chǎn)品或升級(jí)產(chǎn)品。

設(shè)計(jì)人員在使用單一的時(shí)鐘IC時(shí)，有一點(diǎn)需要牢記。IC的物理位置以及電路板上各個(gè)輸出到相應(yīng)負(fù)載的布線，都必須通過(guò)建模和仿真。這些對(duì)于保持時(shí)鐘信號(hào)的完整性，并使串?dāng)_和噪聲，以及對(duì)于抖動(dòng)的影響達(dá)到足夠低的水平非常必要。幸運(yùn)的是，現(xiàn)在已有的用于高速信號(hào)和PCB布局的仿真工具能夠完成這些任務(wù)，也將有助于確保針對(duì)非時(shí)鐘信號(hào)的整體設(shè)計(jì)性能。

工具，易用性等設(shè)計(jì)考慮

顯然，如果一個(gè)用戶可編程、完全可配置的時(shí)鐘發(fā)生器IC不能很容易地進(jìn)行編程或配置，這對(duì)于用戶將是一件非常令人沮喪的事情。 IDT公司的Timing Commander軟件平臺(tái)可以讓客戶通過(guò)一個(gè)直觀而靈活的圖形用戶界面（GUI）對(duì)器件進(jìn)行配置和編程。

圖7所示為該平臺(tái)的圖形用戶界面屏幕截圖，其中該GUI把8T49N241配置為SMPTE 424應(yīng)用的高性能四路輸出合成器，分?jǐn)?shù)反饋PLL與整數(shù)及分?jǐn)?shù)輸出分頻器混合的組合允許8T49N241生成所有的這些輸出頻率，它們具有0 ppb的（每十億份）附加合成誤差，并且測(cè)得的10GE和SMPTE 424時(shí)鐘相位噪聲性能滿足Xilinx 7系列的要求。

圖7：為了配置SMPTE設(shè)計(jì)，IDT Timing Commander GUI采用分?jǐn)?shù)反饋PLL與整數(shù)及分?jǐn)?shù)輸出分頻器混合的組合來(lái)產(chǎn)生所有需要的輸出頻率。

另外，系統(tǒng)內(nèi)I2C編程模式可以被用來(lái)在上電時(shí)為多輸出器件編程，以覆蓋一次可編程存儲(chǔ)器的配置，因而，如果需要可重新配置器件。最后，用戶可以另外針對(duì)每個(gè)輸出對(duì)的一個(gè)獨(dú)立擴(kuò)頻功能進(jìn)行編程，以降低系統(tǒng)級(jí)的EMI/RFI水平和其他有關(guān)的顧慮，同樣，這些也取決于選取的器件。

用戶可編程在許多方面對(duì)于多處理器系統(tǒng)設(shè)計(jì)人員幫助很大，同時(shí)也克服了采用多個(gè)單獨(dú)、彼此獨(dú)立的時(shí)鐘發(fā)生器所導(dǎo)致的缺陷，并且不會(huì)影響性能。用戶可編程的特性能夠憑借單一器件支持不同類型和負(fù)載需求，因此，“哪個(gè)時(shí)鐘針對(duì)哪個(gè)負(fù)載類型？”等相關(guān)問(wèn)題迎刃而解。當(dāng)然，這些器件不僅可以進(jìn)行頻率定制，而且也支持其他一些關(guān)鍵的規(guī)范，能夠?qū)崿F(xiàn)成本、性能和高能效設(shè)計(jì)的理想平衡，而以往的方案往往要面臨顧此失彼的尷尬。

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