基于FPGA芯片EP3C40Q240C8實現(xiàn)多普勒展寬系統(tǒng)的設計

引言

作為一種新興的核技術, 正電子湮沒譜學用于缺陷研究，取得了不少成果。正電子湮沒譜學研究空位型缺陷是基于湮沒輻射所帶出的電子密度和電子動量密度的信息。多普勒展寬譜的低動量部分對應于正電子與傳導電子或價電子湮沒的動量信息，而高動量部分則主要反映了核心電子的動量分布信息。

高純鍺探測器是核技術測量中的一種常用的探測器，可以將探測到的核射線轉(zhuǎn)換為相應的電脈沖信號，有很高的能量分辨率。傳統(tǒng)的模擬脈沖幅度分析器由核探測器輸出的電脈沖信號經(jīng)過電荷放大器后在前置放大器中調(diào)節(jié)幅度，之后分別在脈沖成型電路、峰值保持電路中分別處理以得到脈沖信號的峰值，最后通過低速ADC的采樣轉(zhuǎn)化為數(shù)字信號。這樣的模擬脈沖幅度分析儀增加了系統(tǒng)的死時間，降低了脈沖計數(shù)率，堆積識別難度較大，使得能量分辨率降低。因此本文提出了一種直接由高速ADC采樣，在FPGA中進行數(shù)字信號算法處理的全數(shù)字雙通道符合多普勒展寬系統(tǒng)。

本文通過全數(shù)字方法，設計硬件電路、嵌入式軟件和上位機軟件，開發(fā)符合多普勒展寬譜系統(tǒng)。采用了80 M、16 bit模數(shù)轉(zhuǎn)換芯片AD9269，保證了系統(tǒng)的速度和精度。FPGA選擇了Altera 公司的Cyclone III 的EP3C40Q240C8芯片，其運算處理能力強，可以實現(xiàn)本次設計的數(shù)據(jù)處理。通過Quartus II軟件與系統(tǒng)電路協(xié)同設計，實現(xiàn)了原始波形降噪、快慢梯形濾波、基線恢復、堆積識別、幅度提取、閾值判斷等算法。在與上位機通信方面，選擇了以太網(wǎng)物理層芯片KSZ902RN，傳輸速度達到125 MB/s，采用UDP協(xié)議傳輸數(shù)據(jù)包。

1、系統(tǒng)設計

基于FPGA的全數(shù)字雙通道符合多普勒展寬系統(tǒng)結(jié)構如圖1所示，兩個探測器探測到的脈沖信號分別進入兩個通道，經(jīng)過放大器后進入ADC，轉(zhuǎn)化為數(shù)字信號。數(shù)字脈沖信號進入FPGA進行處理，獲得的時間信息和幅度信息通過千兆以太網(wǎng)模塊發(fā)送至上位機軟件，進行能譜顯示和符合譜分析。同時上位機可設置參數(shù)發(fā)送至FPGA進行一些參數(shù)的調(diào)節(jié)。

基于FPGA芯片EP3C40Q240C8實現(xiàn)多普勒展寬系統(tǒng)的設計

2 、系統(tǒng)各模塊原理及設計

2.1 脈沖信號采集模塊

從探測器出來的電脈沖信號，經(jīng)過可編程放大器放大后，進入高速ADC進行轉(zhuǎn)化，從而得到相對應的數(shù)字脈沖信號。為了充分發(fā)揮高純鍺探測器的高分辨率的性能，需要設計低噪聲的模擬信號調(diào)節(jié)電路，以及使用高分辨率的ADC。本次設計選擇了ADI公司推出的80 M、16 bit的模數(shù)轉(zhuǎn)換芯片AD9269，使得譜線道數(shù)能夠達到32 768道，從而獲得高能量分辨率的能譜圖。

2.2 FPGA數(shù)據(jù)處理模塊

2.2.1 波形降噪

為了提高系統(tǒng)的能量分辨率，考慮了對原始脈沖信號的降噪平滑處理。從ADC輸出的數(shù)字信號經(jīng)過五點平滑處理后，獲得了更加平滑的信號，噪聲明顯減弱。波形降噪前后波形如圖2所示，圖中數(shù)據(jù)為系統(tǒng)運行時使用SignalTap II Logic Analyzer實時采集到的脈沖信號以及降噪后的信號。

2.2.2 幅度提取

脈沖信號經(jīng)過慢速梯形濾波算法后，得到了幅度相等的等腰梯形。梯形濾波成型公式如下：

其中，Vi是經(jīng)過ADC采樣后的輸入信號，na是梯形濾波器的上升時間，nc是梯形濾波器的上升與平頂時間之和。τ是指數(shù)脈沖的下降沿時間常數(shù)。該算法在FPGA中的實現(xiàn)方法如圖3所示。

經(jīng)過梯形濾波后的波形如圖4所示，圖中數(shù)據(jù)為系統(tǒng)運行時使用SignalTap II Logic Analyzer實時采集到的降噪后的脈沖信號以及該信號經(jīng)過梯形濾波成型之后的信號。

從圖4可以看出，濾波以后，梯形的基線一般不在0的位置，對幅度的提取有影響，所以需要使基線恢復。使用滑動平均窗口，在梯形到來前的K個點取平均值，得到的數(shù)值就是該梯形的基線值。將滑動平均窗口模塊再對梯形從到來到結(jié)束的時刻取平均值，得到的最大值扣除基線值即是該梯形的修正幅度。

基線值的計算公式如下：

由于有些脈沖相互之間的距離較近，可能引起梯形堆積，使系統(tǒng)計算出錯誤的幅度值，從而導致系統(tǒng)能量分辨率下降。所以本系統(tǒng)采取了堆積識別的方式，將堆積的梯形識別出來，并將之剔除，不算入幅度提取中，減小了堆積對能量分辨率的影響。具體方法是使用閾值判斷定位兩個脈沖之間的距離，距離小于梯形寬度時，即認為這兩個脈沖產(chǎn)生堆積，不對這兩個脈沖的幅度進行記錄和傳輸。

2.2.3 時間定標

對脈沖到來的時間定位，采取的是閾值判斷的方法。使用快速梯形成型法對原始脈沖進行處理，再對寬度極小的梯形信號進行閾值判斷，當某時刻的梯形數(shù)值大于閾值，就認為該時刻為脈沖到來的時刻。使用計數(shù)器來記錄時間，將脈沖到來的時刻與幅度信息一起打包發(fā)送給上位機。時間信息精確到一個系統(tǒng)時鐘周期，即33 ns。

2.2.4 千兆以太網(wǎng)模塊

系統(tǒng)采用千兆以太網(wǎng)來傳輸數(shù)據(jù)，MAC芯片為KSZ902RN。FPGA將脈沖信號的幅度和時間信息傳送給上位機，上位機顯示能譜和符合譜;上位機給FPGA發(fā)送指令，以調(diào)節(jié)系統(tǒng)增益。

考慮到傳輸速度以及在FPGA上的實現(xiàn)難度，本次設計選擇了在FPGA上移植了UDP協(xié)議的網(wǎng)絡發(fā)送模塊。

3、驗證和評價

3.1 FPGA資源占用情況

系統(tǒng)采樣率為30 MHz，采用Altera公司的FPGA芯片EP3C40Q240C8，F(xiàn)PGA的資源占用情況如表1所示，占用資源在系統(tǒng)限度之內(nèi)[6]。

3.2 系統(tǒng)能譜的能量分辨率

系統(tǒng)能量分辨率的計算公式為：

其中，F(xiàn)WHM(Full Width at Half Maximum)為半高寬，即能譜上全能峰峰位計數(shù)值一半處的寬度;CH是能譜全能峰峰位對應的脈沖幅度。

本次系統(tǒng)測試的雙通道能譜如圖5和圖6所示。系統(tǒng)放射源為Na22，高純鍺探測器使用OR TEC公司的 GEM-10175，在25 ℃恒定室溫條件下，來探測系統(tǒng)的能量分辨率。低能處(5 612道和5 628道)譜峰對應能量為511 KeV的γ光子全能峰，高能處(13 660道和13 923道)譜峰對應能量為1.275 MeV的γ光子全能峰。通道A的半高寬為2.924 KeV，通道B的半高寬為2.642 KeV，根據(jù)公式計算能得出，通道A的能量分辨率為0.21%，通道B的能量分辨率為0.19%。兩個通道的差異較小，且能量分辨率較高，基本達到預先設定的能量分辨率0.2%的目標。

3.3 符合多普勒展寬譜

正電子湮沒符合多普勒展寬譜在核物理探測和物質(zhì)缺陷中有非常重要的意義。通過兩個湮沒γ的能量符合，可以消除探測器能量收集不全和堆積效應，大大降低湮沒γ全能峰的本底，從而通過湮沒γ的多普勒展寬得到電子的動量分布[7]。系統(tǒng)測得二維的符合多普勒展寬譜如圖7所示。圖中橢圓長軸方向?qū)趦蓚€湮沒γ能量之和為2m0c2(m0為電子靜止質(zhì)量，c為真空中的光速)，因而對角線上的點代表兩個探測器探測到的湮沒γ的能量基本沒有誤差，即，既沒有堆積，電荷收集也很完全。所以，只要在這條對角線上取一條帶，投影到對角線上，就得到正負電子對的動量在探測方向的分量的分布，如圖8所示。圖8中心點是兩個γ的能量都是511 keV，電子動量為零時的湮沒事件計數(shù)。圖8的橫軸乘以道寬則為cPL(c為真空中的光速，PL為電子動量在出射γ方向的分量)。而旁邊的點代表電子動量為PL的計數(shù)?？傊?，圖8實際上就是代表電子動量的分布[7]。

從收譜軟件的符合譜計算結(jié)果可以看出，峰本比為2.7×105:1，達到了設定的初始指標105:1。

4 、結(jié)論

本文提出了一種基于FPGA的全數(shù)字雙通道符合多普勒展寬系統(tǒng)設計，可以實現(xiàn)對和脈沖信號的實時采集和傳輸，并且實現(xiàn)了在FPGA上編寫程序以進行脈沖幅度提取、時間定位、與上位機通信等功能。系統(tǒng)的實驗測試結(jié)果表明，系統(tǒng)采集到的能譜具有較高的能量分辨率，二維符合圖譜正常展寬，能量分辨率和符合譜峰本比達到了預期的目標。

責任編輯：gt

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2013-04-20 20:51:58

DSP+FPGA+AD+DA電機控制

DSP：TMS320F28335FPGA：EP3C16Q240C8NFPGA同時采集16路模擬信號這里采集信號發(fā)生器的正弦信號采集完傳輸至DSP進行處理DSP將運算玩的數(shù)據(jù)傳輸給FPGA 控制DA

2016-08-03 16:49:30

DSP5416+FPGA EP1C6＋USB2.0 CY7C68001 DSP開發(fā)板

一、主要特點1、 擴展了15萬門Cyclone  FPGA EP1C6Q240C82、 擴展了USB 2.0高速接口3、 擴展

2009-11-27 15:49:35

EPC3C25Q240C8進行200M高速數(shù)據(jù)采集問題

本人想用前輩設計的板子做高速數(shù)據(jù)采集和處理。板子上FPGA用EP3C25Q240C8，一個SRAM芯片IS42S16400，一個穿行配置芯片EPCS64，一片200M采樣率的高度ADC。本人想通過該

2015-06-11 10:49:32

SM32C6416TGLZA8EP高溫工作性能怎么樣

SM32C6416TGLZA8EP自己查了資料，兩款芯片的標稱工作溫度都是-40~105，但請教過代理公司的技術支持，對方說SM系列的肯定高溫會好不知道真實情況是否如此，請知情者指教。

2019-01-17 08:06:45

STM8S105K6T3（-40°C 至 125°C）和STM8S105K6T6（-40°C + 85°C）之間的產(chǎn)品有什么區(qū)別？

STM8S105K6T3（-40°C 至 125°C）和 STM8S105K6T6（-40°C + 85°C）之間的產(chǎn)品有什么區(qū)別，還是只是測試溫度的問題？

2023-01-06 06:48:48

TMS320F28335+FPGA(Cyclone III EP3C5E144C8N 數(shù)據(jù)采集通訊板)

本帖最后由 yicunyu 于 2016-2-29 16:04 編輯 DSP28335+FPGA(EP3C5E144C8N)cyclone 3系FPGA與DSP的完美結(jié)合尺寸僅比車票大一點

2016-02-29 15:41:44

USB2.0控制器CY7C68013芯片與FPGA芯片接口的Verilog HDL實現(xiàn)

68013芯片與FPGA(現(xiàn)場可編程門陣列)芯片接口的Verilog HDL(硬件描述語言)實現(xiàn)。本系統(tǒng)可擴展，完全可用于其他高速數(shù)據(jù)采集系統(tǒng)中。 1 系統(tǒng)構成本系統(tǒng)主要是由FPGA和USB2.0控制器

2019-05-10 07:00:03

quartus ii 17.0里為什么沒有ep4ce15f17c8n。不過有ep4ce15f17c8l

求問，quartus ii 17.0里為什么沒有ep4ce15f17c8n。不過有ep4ce15f17c8l，這倆除了溫度外還有什么不同嗎

2018-02-06 11:28:32

quartus編譯問題求教

本人新手，初學quartus，在用verilog寫一個十進制計數(shù)器的時候編譯時總是出現(xiàn)下面這行錯誤：Error:Current liscense file does not support the EP3C40Q240C8 device.在此想請教各位大大該如何解決這個問題。

2013-06-11 15:45:13

【W(wǎng)EBENCH 大賽作品】EP3C80之電源設計

利用WEBENCH? Power Architect 設計工具為FPGA EP3C80設計供電系統(tǒng)。作品地址：http://ttokpm.com/uploads/ComDoc/20150714/55a4f0474af00.pdf

2015-07-14 19:22:50

供應EPM240T100C5N 原裝正品IC芯片

`型號：EPM240T100C5N品牌：ALTERA(阿爾特拉)封裝：TQFP-100種類：CPLD/FPGA芯片可編程類型：系統(tǒng)內(nèi)可編程延遲時間 tpd（1）最大值：4.7ns電源電壓 - 內(nèi)部

2019-03-13 15:20:08

關于Quartus里芯片配置問題

請問大家EP2C8Q208C8與EP2C8Q208C8N有什么區(qū)別呢？我在QuartusII里配置芯片的時候，列表里只有EP2C8Q208C8，而沒有EP2C8Q208C8N怎么辦？我的芯片是EP2C8Q208C8N呀{:11:}{:11:}{:11:}

2013-06-14 11:08:44

原廠現(xiàn)貨 10CL006YE144C8G/10CL016YU256C8G 全新芯片供應

5N/5M570ZT144C5N//5M570ZM100C5NXC6SLX16-FTG256-2CEP4CGX15BF14C8N5M570ZT144C5NEP3C55F484I7N5M570ZF256C5NEP3C16F484C8NEP3C16U484C8N5M240ZT144C5NEP4CE10E22C8NEP4CE15F23C8NEN5367QIEN5339QIEP4CE75F23I7NEP4CE6F17C8N10M02SCU169C8GEP4CE15F17C8NEP4CE115F29C8NEP4CE22F17C8NEP4CE40F23C8NEP4CE115F29I7N5M40ZE64C5NEP1C4F400C8NEP4CE30F23C8N

2021-09-15 17:09:37

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基于FPGA芯片EP3C40Q240C8實現(xiàn)多普勒展寬系統(tǒng)的設計

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