采用FPGA器件EP1C3T144C6芯片和VHDL實現(xiàn)頻率測量計的設(shè)計

1、引言

在現(xiàn)代社會中，電資源成為人們生活當(dāng)中不可缺少的一部分，而發(fā)電機和電動機在電力系統(tǒng)中扮演著非常重要的角色。在很多場合，需要對電機組和電網(wǎng)的頻率進行測量。目前，頻率測量的電路系統(tǒng)很多，這里介紹一種數(shù)字電路測頻：基于FPGA的發(fā)電機組的頻率測量計。

隨著電子技術(shù)的不斷發(fā)展和進步，以EDA為代表的數(shù)字電路設(shè)計發(fā)生很大變化。在設(shè)計方法上，已經(jīng)從“電路設(shè)計—硬件搭試—焊接”的傳統(tǒng)設(shè)計方式到“功能設(shè)計—軟件模擬—下載調(diào)試”的電子自動化設(shè)計模式。在這種狀況下，以硬件描述語言（Hardware Description Language）和邏輯綜合為基礎(chǔ)的自頂向下的電子設(shè)計方法得到迅速發(fā)展。Verilog HDL語言是目前應(yīng)用最廣泛的硬件描述語言，它是在C語言的基礎(chǔ)上發(fā)展起來的，語法較為自由靈活、擁有廣泛的學(xué)習(xí)群體、資源比較豐富，且容易學(xué)簡單易懂。本文發(fā)電機組頻率測量計的設(shè)計是在Verilog hdl語言的基礎(chǔ)上展開的，源程序經(jīng)過Altera 公司的QuartusⅡ5.0軟件完成了綜合、仿真（功能仿真和時序仿真），F(xiàn)PGA（Field Programmable Gate Array，現(xiàn)場可編程門陣列） 選用的是Cyclone系列的EP1C3T144C6器件。

2、頻率測量電路

2.1頻率測量的總體電路

采用電壓互感器取來自于發(fā)電機組端電壓或電網(wǎng)電壓的測頻輸入信號，經(jīng)削波、濾波處理后，變成幅度基本不變的穩(wěn)定波形，經(jīng)放大電路將信號放大整形，再用電壓比較電路將具有正負(fù)幅值的方波變成只有正幅值的方波信號。然后，通過光電耦合器使FPGA的數(shù)字系統(tǒng)與輸入信號隔離。FPGA數(shù)字系統(tǒng)利用標(biāo)準(zhǔn)的1HZ信號對隔離后的方波信號的脈沖個數(shù)進行計數(shù)，得到信號的頻率數(shù)，該頻率數(shù)經(jīng)數(shù)碼管顯示。由于發(fā)電機組的頻率與發(fā)電機組端電壓有關(guān)系，可以從頻率的變化得到發(fā)電機組端電壓的變化。從系統(tǒng)總體框圖如圖1所示，從中可以看出，該FPGA數(shù)字系統(tǒng)與輸入通道隔離，因而大大提高了系統(tǒng)硬件的抗干擾能力。

圖1 系統(tǒng)總體框圖

2.2頻率測量的原理

頻率測量的原理是計算每秒鐘待測信號的脈沖個數(shù)，也就是利用標(biāo)準(zhǔn)的1HZ （周期為1s） 脈寬信號對輸入的待測信號的脈沖進行計數(shù)，1秒計數(shù)結(jié)束后對采集到脈沖個數(shù)送到數(shù)碼管顯示。

測頻控制器有3個輸入信號：Samplefreq為標(biāo)準(zhǔn)的脈沖信號，Reset是復(fù)位控制信號，Start是開始測量信號；3個輸出信號：Endmeasure是結(jié)束測量信號（計數(shù)復(fù)位和轉(zhuǎn)換復(fù)位），Gate是允許計數(shù)信號（即門控信號），Enableconvert是開始轉(zhuǎn)換信號?？刂屏鞒淌窍葘︻l率計復(fù)位，再開始測量，在Samplefreq信號的上升沿，Gate信號使能使計數(shù)器開始工作，到Samplefreq的下一個上升沿，Gate反轉(zhuǎn)成低電平使計數(shù)器停止計數(shù)，同時Enableconvert使轉(zhuǎn)換器開始轉(zhuǎn)換二進制數(shù)（轉(zhuǎn)換時間低于1s）。轉(zhuǎn)換結(jié)束后，十進制數(shù)經(jīng)過7段顯示譯碼器譯碼，然后在數(shù)碼管中顯示所測信號的頻率。由于Enableconvert信號的使用使數(shù)碼管數(shù)據(jù)顯示穩(wěn)定，不會出現(xiàn)閃爍。進行下次測量之前要對頻率計進行復(fù)位，使數(shù)碼管的數(shù)字顯示清零，為下次顯示做準(zhǔn)備。

本文設(shè)計的數(shù)字頻率計有六個模塊組成：測頻控制模塊（Control）、十分頻模塊（divfreq）、二進制計數(shù)器模塊（Counter）、鎖存器模塊（Latch）、二進制到十進制的轉(zhuǎn)換器模塊（Bit2Bcd）、7段顯示譯碼器模塊（Led_encoder）。

3、頻率測量計的設(shè)計

本次設(shè)計采用Verilog HDL語言，運用自頂向下的設(shè)計理念。將系統(tǒng)按功能按層次化分，首先定義頂層功能模塊，并在頂層功能模塊內(nèi)部的連接關(guān)系和對外的接口關(guān)系進行了描述， 而功能塊的邏輯功能和具體實現(xiàn)形式則由下一層模塊來描述。整個設(shè)計分兩步：第一步利用Quartus Ⅱ5.0圖形塊輸入方式設(shè)計頂層模塊，頂層圖形塊如圖2所示；第二步在頂層模塊中為每個圖形塊生成硬件描述語言（Verilog HDL），然后在生成的Verilog HDL設(shè)計文件中，對低層功能模塊的功能進行描述設(shè)計。

圖2　頂層圖形塊

3.1 測頻控制模塊設(shè)計

這是三輸入三輸出模塊，測頻控制模塊波形仿真如圖3所示，如用Verilog HDL描述為：

module Control （clk，reset，start，enableconvert，gate，endmeasure）;

input reset，start，clk;

output enableconvert，gate，endmeasure;

reg enableconvert，gate，endmeasure;

always @ （posedge clk or posedge reset）

begin

if （reset）

begin

endmeasure enableconvert gate end

else

begin

endmeasure if （start）

begin

gate enableconvert end

end

end

endmodule

圖3　測頻控制器波形仿真時序圖

3.2 二進制到十進制的轉(zhuǎn)換器模塊設(shè)計

本設(shè)計，需要轉(zhuǎn)換時鐘Convertfreq信號對轉(zhuǎn)換模塊進行時序控制，由于要在1s內(nèi)完成轉(zhuǎn)換，則轉(zhuǎn)換時鐘Convertfreq的頻率應(yīng)該選用高頻頻信號，即轉(zhuǎn)換時鐘Convertfreq的頻率是標(biāo)準(zhǔn)時鐘Samplefreq信號10分頻得到的。

為了對本設(shè)計進行波形仿真，取輸入的10位二進制數(shù)bin［9..0］為10’b0000011001（十進制為25）。圖4為二進制到十進制的轉(zhuǎn)換器的仿真時序圖：

圖4 二進制到十進制的轉(zhuǎn)換器的仿真時序圖

4、仿真和調(diào)試

通過上述的描述，從各個模塊獨立的角度對其進行了仿真，結(jié)果表明設(shè)計符合要求。為了保證系統(tǒng)的整體可靠性，對整個系統(tǒng)做了仿真，仿真時序圖如圖5所示：

圖5　系統(tǒng)仿真時序圖

其中，LEDD，LEDC，LEDB，LEDA是譯碼的結(jié)果要在7段數(shù)碼管上顯示，0010010（顯示為2）、0100100（顯示為5）。

將設(shè)計的頻率測量計下載到目標(biāo)芯片EP1C3T144C6中，并在GW48實驗箱上進行的模擬仿真，當(dāng)輸入頻率為1 Hz～1023 Hz的信號時，頻率測量計所測的頻率完全準(zhǔn)確，當(dāng)頻率高于1023Hz時，系統(tǒng)報警，同時頻率顯示為0。

5、結(jié)束語

基于FPGA設(shè)計的發(fā)電機組頻率測量計，系統(tǒng)在整體上采用光電耦合器的隔離方式，提高系統(tǒng)的抗干擾能力和穩(wěn)定性。該系統(tǒng)具有線路簡單可靠、通用性強、穩(wěn)定度高等優(yōu)點，可廣泛應(yīng)用于頻率電壓變換器、轉(zhuǎn)速繼電器。

該設(shè)計的FPGA數(shù)字系統(tǒng)部分使用Verilog HDL語言，給出核心程序，并可以通過Verilog HDL語言的綜合工具進行相應(yīng)硬件電路的生成，具有傳統(tǒng)邏輯設(shè)計方法所無法比擬的優(yōu)越性。經(jīng)過仿真后，驗證設(shè)計是成功的， 達到預(yù)期結(jié)果。同時這種方法設(shè)計的數(shù)字電子系統(tǒng)可移植性強、可更改性好。如果需要的頻率測量范圍需要擴大，不需要硬件變化只需改變軟件就可以。

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