采用現(xiàn)場可編程邏輯陣列技術(shù)實(shí)現(xiàn)防視頻信息泄漏系統(tǒng)的設(shè)計(jì)

1.引言：

隨著信息技術(shù)的發(fā)展和微型計(jì)算機(jī)的普及應(yīng)用，計(jì)算機(jī)已成為目前應(yīng)用最為廣泛的信息處理和信息傳輸?shù)?a target="_blank">電子設(shè)備。由于計(jì)算機(jī)的特殊構(gòu)造方式與工作方式，它不可避免地會向空間輻射電磁波 ，其信息電磁泄漏問題已經(jīng)對信息安全和保密構(gòu)成了嚴(yán)重威脅 。研究表明，視頻電纜的輻射在整個(gè)視頻通路的輻射中占主導(dǎo)地位 。因此，如果我們在視頻信號傳輸?shù)斤@示器之前就對其進(jìn)行處理，就可以有效地減少視頻信號被截獲的可能性，而一般視頻信息在視頻電纜中是串行傳輸方式，如果采用并行數(shù)據(jù)傳輸，并行數(shù)據(jù)即使在泄露后也是極難還原的 。本文所設(shè)計(jì)的視頻信息采集系統(tǒng)就是把視頻信號在發(fā)送到視頻電纜前先進(jìn)行處理再傳輸?shù)诫娎|上，采用現(xiàn)場可編程邏輯陣列（FPGA）為核心處理單元，系統(tǒng)程序在QUARTUSII環(huán)境中通過綜合仿真，結(jié)果表明整個(gè)系統(tǒng)既滿足視頻系統(tǒng)對實(shí)時(shí)性的要求，又減少了信息泄漏的可能性，驗(yàn)證了方案的可行性。

2.系統(tǒng)描述：

系統(tǒng)簡化結(jié)構(gòu)如圖1所示，采用AD公司高性能視頻專用模數(shù)轉(zhuǎn)換器件（ADC） AD9883，采集三路R，G，B模擬視頻信號，以高性能、高集成度、低功耗系列FPGA作為核心部件，利用FPGA的在系統(tǒng)可編程以及控制邏輯實(shí)現(xiàn)方式靈活等特點(diǎn)，產(chǎn)生系統(tǒng)需要的時(shí)序，完成數(shù)字視頻信號的讀取和兩片SDRAM的交替讀寫，并將以像素為單位的視頻信息轉(zhuǎn)換為位平面格式。FPGA處理完后就將結(jié)果通過并行電纜傳輸至顯示端適配卡，而顯示端適配卡則負(fù)責(zé)將位平面信息還原為像素格式。該系統(tǒng)能夠?qū)崿F(xiàn)實(shí)時(shí)視頻數(shù)據(jù)流的無縫緩沖，同時(shí)實(shí)現(xiàn)對視頻信號的并行傳輸，降低在數(shù)據(jù)傳輸過程中的電磁泄露。系統(tǒng)主要包括A/D轉(zhuǎn)換部分、幀存取部分和數(shù)據(jù)變換部分，下面分別對這三個(gè)部分進(jìn)行介紹。

3.A/D轉(zhuǎn)換部分

A/D轉(zhuǎn)換部分選用的是AD9883，其主要特點(diǎn)是：1）高達(dá)300M的帶寬和140MHZ的轉(zhuǎn)換速率；

圖1 采集系統(tǒng)結(jié)構(gòu)圖

2）三路獨(dú)立的0-1.0V的輸入信號范圍，非常適合采樣視頻信號；3）提供I2C總線接口，以適應(yīng)多種應(yīng)用 ［4］。

AD9883芯片在使用前需要根據(jù)實(shí)際的功能指標(biāo)對內(nèi)部寄存器進(jìn)行初始化，初始化過程依靠AD9883的SDA和SCL兩引腳進(jìn)行，時(shí)序符合I2C總線時(shí)序標(biāo)準(zhǔn)。采用支持I2C總線協(xié)議的P89LPC932A1PLCC28單片機(jī)實(shí)現(xiàn)對AD9883的初始化，硬件連接如圖2，

圖2 AD9883A初始化電路圖

4.幀存取部分：

輸入和輸出緩沖電路一般有三種結(jié)構(gòu)方式：雙口RAM結(jié)構(gòu)，F(xiàn)IFO結(jié)構(gòu)，乒乓緩存結(jié)構(gòu) ［5］。數(shù)字視頻處理系統(tǒng)的突出特點(diǎn)是視頻數(shù)據(jù)的流量非常大，因此，系統(tǒng)必須建立快速、有序的視頻數(shù)據(jù)輸入、輸出機(jī)制，盡可能采用高速的FPGA，并在此基礎(chǔ)上，采用適應(yīng)于高速FPGA的乒乓緩存結(jié)構(gòu)。由于SDRAM同時(shí)具有SRAM存取速度快和DRAM集成度的優(yōu)點(diǎn)，所以在這里選用SDRAM作為幀存儲單元，兩片SDRAM讀寫地址和切換信號的產(chǎn)生均由高速FPGA完成，其整體結(jié)構(gòu)如圖3所示。

4.1SDRAM工作原理

SDRAM與SRAM不同，它只能將數(shù)據(jù)保持很短的時(shí)間。為了保持?jǐn)?shù)據(jù)，SDRAM必須隔一段時(shí)間刷新一次，如果存儲單元沒有被刷新，數(shù)據(jù)就會丟失。SDRAM通常包括2個(gè)或4個(gè)bank，由地址線復(fù)用選通行和列地址訪問SDRAM內(nèi)部存儲單元，這種方式有效的減少了地址線，擴(kuò)大了地址訪問空間。當(dāng)設(shè)計(jì)FPGA實(shí)現(xiàn)對SDRAM的讀寫控制時(shí)，首先必須對SDRAN進(jìn)行初始化配置，即寫模式寄存器，以確定CAS潛伏期，突發(fā)傳輸模式等工作模式；然后，經(jīng)過激活命令激活對應(yīng)地址的bank，同時(shí)輸入行地址。最后，通過讀命令或者寫命令輸入列地址，將相應(yīng)數(shù)據(jù)讀出或者寫入到對應(yīng)的地址。操作完成后用相關(guān)命令中止讀或?qū)懖僮?［6］ ［7］ 。

圖3 幀存取單元電路圖

4.2寫地址發(fā)生電路：

寫的過程是將三路24bit R，G，B數(shù)字信號寫入SDRAM中，所選用SDRAM是32位，剩余高8位補(bǔ)0。寫地址發(fā)生電路產(chǎn)生數(shù)據(jù)寫入RAM時(shí)需要的行，列選通信號ras_w，cas_w，寫允許信號we_w，寫地址信號add_w以及塊選擇信號bank_w。寫地址發(fā)生電路核心是兩個(gè)11位計(jì)數(shù)器，當(dāng)列數(shù)計(jì)到最大列數(shù)值時(shí)，通過預(yù)充電命令關(guān)閉所在行，并把行數(shù)加1，在下一個(gè)時(shí)鐘周期先激活下一行，再進(jìn)行寫入，寫地址發(fā)生仿真波形如圖4所示。

圖4 寫地址發(fā)生仿真

4.3讀地址發(fā)生電路

讀的過程是將存儲在SDRAM中的數(shù)據(jù)讀到視頻傳輸電纜上，讀地址同樣產(chǎn)生讀RAM所需要的控制及地址信號。與寫地址控制電路不同的是，讀取過程有讀潛伏期CL，即從CAS與讀取命令發(fā)出到第一筆數(shù)據(jù)輸出的這段時(shí)間，所以在一行讀完的時(shí)候，先執(zhí)行兩個(gè)空操作命令再預(yù)充電關(guān)閉所在行。同時(shí)在讀方式上采用突發(fā)連續(xù)讀取模式，突發(fā)長度BL設(shè)定為8，只要在起始列地址發(fā)送列地址和讀命令即可，以后的尋址與數(shù)據(jù)的讀取自動進(jìn)行，這樣可以大大降低對控制資源的占用，讀地址發(fā)生仿真波形 如圖5所示。

圖5 讀地址發(fā)生仿真

4.4讀寫切換電路

讀寫切換電路實(shí)現(xiàn)兩片SDRAM的交替讀寫，在一幀時(shí)間內(nèi)一個(gè)SDRAM向顯示器輸出圖象信號，另一個(gè)接收來自顯卡端的R，G，B信號，在下一幀兩個(gè)SDRAM進(jìn)行讀寫切換，這樣循環(huán)下去。讀寫切換信號switch由場同步信號VS經(jīng)過二分頻產(chǎn)生，周期為2倍場同步信號周期，在其為低電平時(shí)，向SDRAM1寫入數(shù)據(jù)，高電平時(shí)從中讀出數(shù)據(jù)。除了完成讀寫地址信號切換，還要實(shí)現(xiàn)數(shù)據(jù)輸出切換，這里把SDRAM數(shù)據(jù)線與FPGA的接口定義為inout端口類型，由switch信號決定端口處于輸出還是輸入模式。

5.數(shù)據(jù)變換部分

前面說過，把串行視頻信號轉(zhuǎn)換為并行信號可以大大降低信號在視頻傳輸電纜上的信息泄露，但如果簡單的將模擬視頻信號轉(zhuǎn)換為數(shù)字信號后直接進(jìn)行傳輸，雖然數(shù)據(jù)是并行傳輸?shù)?，但同時(shí)傳輸?shù)闹皇且粋€(gè)像素的不同位灰度信息，因此，從像素角度來考慮，仍然是串行傳輸?shù)摹Ｋ栽谝曨l信號送至傳輸電纜之前就進(jìn)行位面分層格式轉(zhuǎn)換，使得并行電纜上能同時(shí)傳輸多個(gè)像素，實(shí)現(xiàn)真正意義上的并行，即基于像素的并行傳輸。

以紅色信號為例，F(xiàn)PGA從SDRAM中讀出8個(gè)像素的R（紅色，8位）灰度數(shù)據(jù)，經(jīng)過轉(zhuǎn)換后成為位面分層格式，再經(jīng)過8次并行連續(xù)輸出，寬度為8位，這樣將8個(gè)像素的R灰度數(shù)據(jù)R7－R0同時(shí)連續(xù)輸出，R灰度數(shù)據(jù)位面分層示意圖如圖6所示。經(jīng)過接收端電路的處理，將會還原到原始的灰度數(shù)據(jù)。這樣，就將傳統(tǒng)的串行模擬傳輸，變?yōu)椴⑿袛?shù)字傳輸，增加了信息被截獲后復(fù)現(xiàn)的難度，保證了信息的安全傳輸。

圖6 位面分層輸出示意圖

6.結(jié)論

以高速FPGA作為核心處理器件，完成了防視頻信息泄漏系統(tǒng)數(shù)據(jù)發(fā)送端的設(shè)計(jì)，選用SDRAM作為緩沖存儲器，在數(shù)據(jù)發(fā)送端先對視頻信號進(jìn)行位面分層格式轉(zhuǎn)換，實(shí)現(xiàn)真正意義上的象素并行傳輸，減少了信息泄漏的危險(xiǎn)，經(jīng)過軟件仿真和硬件實(shí)現(xiàn)，論證了此方案的可行性。

本文作者創(chuàng)新點(diǎn)：

1.器件選擇：選用視頻專用ADC，高速可編程邏輯器件FPGA，選用SDRAM作為緩沖存儲單元，速度快，保證了視頻信息傳輸?shù)膶?shí)時(shí)性要求；

2.結(jié)構(gòu)設(shè)計(jì)：由于SDRAM的行列地址復(fù)用等特點(diǎn)，采用FPGA作為核心處理器，在一片F(xiàn)PGA內(nèi)設(shè)計(jì)了SDRAM的讀/寫，切換控制器；

3.防信息泄漏算法：很多參考文獻(xiàn)中指出，并行傳輸?shù)男盘柡茈y被還原；因此在視頻信息發(fā)送到傳輸電纜之前就把串行傳輸?shù)男盘栟D(zhuǎn)換為并行，這里的并行不是簡單的將模擬視頻信號轉(zhuǎn)換為數(shù)字信號后直接進(jìn)行傳輸，雖然數(shù)據(jù)是并行傳輸?shù)模瑫r(shí)傳輸?shù)闹皇且粋€(gè)像素的不同位灰度信息，因此，從像素角度來考慮，仍然是串行傳輸?shù)?。所以在視頻信號送至傳輸電纜之前就進(jìn)行位面分層格式轉(zhuǎn)換，使得并行電纜上能同時(shí)傳輸多個(gè)像素，實(shí)現(xiàn)真正意義上的并行。

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