數(shù)字Σ-Δ調(diào)制器的基本原理及采用FPGA器件實現(xiàn)設(shè)計

1、 引言

Σ-Δ調(diào)制在數(shù)字信號處理以及通信系統(tǒng)方面的應(yīng)用正越來越引起大家的重視，因為Σ-Δ調(diào)制實現(xiàn)時主要采用數(shù)字技術(shù)而且對模擬端的精度要求不高，Σ-Δ調(diào)制通常都是對模擬信號進(jìn)行調(diào)制產(chǎn)生一位數(shù)字信號。但很多情況下，輸入信號本身就是數(shù)字信號，這時就非常有必要研究對數(shù)字信號的Σ-Δ調(diào)制實現(xiàn)方式。

在本文中，將就數(shù)字Σ-Δ調(diào)制器的基本原理進(jìn)行闡述和研究，然后對數(shù)字Σ-Δ調(diào)制器結(jié)構(gòu)進(jìn)行闡述和設(shè)計，并最終FPGA實現(xiàn)，最后進(jìn)行總結(jié)。

2、 Σ-Δ調(diào)制器的原理

Σ-Δ調(diào)制器是一個非線性的系統(tǒng)，由一個濾波器，一個帶反饋回路的一比特量化器和一個減法器組成，其中量化器工作頻率要遠(yuǎn)比奈奎斯特采樣頻率要高，整個系統(tǒng)原理圖如圖一所示，輸入信號經(jīng)調(diào)制后得到的比特流信號可以很好的恢復(fù)出信號。

信號與反饋信號的差值在累加器（濾波器）中累加，然后由量化器量化。在此假設(shè)量化器引入的噪聲為e（n），則，很容易得到y(tǒng)（n）和輸入u（n）及噪聲e（n）之間在Z域的關(guān)系，即：

由式（2．０）可以看出，一階Σ-Δ系統(tǒng)對輸入信號的傳輸函數(shù)STF為

它對信號產(chǎn)生一個單位的延遲，而對于噪聲的傳輸函數(shù)NTF為

噪聲傳遞函數(shù)在直流處有個零點(diǎn)，所以呈現(xiàn)一階高通濾波的性質(zhì)，由此可以看出，噪聲被推擠到較高頻段，在信號帶寬以內(nèi)，量化噪聲被大大削弱。

3、 數(shù)字Σ-Δ調(diào)制器的設(shè)計

圖二顯示的是一個一階的數(shù)字Σ-Δ調(diào)制器的系統(tǒng)框圖，這個Σ-Δ調(diào)制器對輸入的8位信號進(jìn)行調(diào)制。

這個一階數(shù)字Σ-Δ調(diào)制器中，減法器加法器和量化器都是對8位信號進(jìn)行的運(yùn)算，減法是兩個8位信號的運(yùn)算，所以必須是一個九位的減法，其后的加法器與延遲單元組成了一個累加器，對前面的減法電路得到的值進(jìn)行累加，我們對累加器端的輸入進(jìn)行估計，由于Σ-Δ調(diào)制器的特點(diǎn)，如果累加器前一個累加結(jié)果的是一個正信號，那么反饋回輸入端的是一個負(fù)值，反之，反饋回輸入端的是一個正值，這樣，累加器的累加結(jié)果將一直在一個有限的范圍內(nèi)，所以，我們可以估計，累加器的位數(shù)有可能將只需要9位。圖三，圖四所顯示的仿真波形是減法器和加法器在Σ-Δ調(diào)制器對八位信號進(jìn)行調(diào)制時的輸出范圍，橫坐標(biāo)表示的是輸入范圍，縱坐標(biāo)表示的是在各種輸入情況下輸出的最大值。仿真結(jié)果證實了我們的猜想。

從圖三、圖四可以看出，對八位信號調(diào)制時，減法器和累加器電路的輸出的絕對值不會超過256，實際電路的信號都是補(bǔ)碼表示，運(yùn)算也都是補(bǔ)碼運(yùn)算，所以設(shè)計時只需要設(shè)計一個九位的減法器和一個九位的累加器就可以滿足系統(tǒng)需要。

本系統(tǒng)設(shè)計中，各運(yùn)算單元的操作數(shù)都是補(bǔ)碼，最高位為符號位，所以量化器就是一個簡單的選擇器，符號位為正得1，符號位為負(fù)得-1，反饋回路中的轉(zhuǎn)換器則是一個簡單的數(shù)據(jù)選擇器，在此考慮到反饋信號將做減法運(yùn)算，所以在+1時選擇輸出負(fù)值，在-1時選擇輸出正值，這樣，減法器就直接設(shè)計成一個加法器，這樣可以簡化設(shè)計。

4、 Σ-Δ調(diào)制器的FPGA實現(xiàn)

經(jīng)過對圖二的具體單元分析，我們可以得到一個如圖五所示的具體的FPGA可實現(xiàn)的結(jié)構(gòu)圖。

這樣一個數(shù)字一階Σ-Δ調(diào)制器在FPGA實現(xiàn)的時候只需要兩個9位的加法器，一個鎖存器，一個簡單量化器和一個數(shù)據(jù)選擇器，而且，量化器和數(shù)據(jù)選擇器都是極其簡單的，所以在FPGA實現(xiàn)時只需耗費(fèi)很少的邏輯資源。。本文采用Xilinx Spartan 3系列的XC3S200-PQ208實現(xiàn)。輸入信號為8位寬的二進(jìn)制數(shù)據(jù)Data_in［7:0］，時鐘信號為Clk，復(fù)位信號為Reset，輸出信號為單比特信號Data_out［0:0］。

本設(shè)計使用verilogHDL語言描述，經(jīng)過xilinxISE6.i編譯綜合，綜合工具使用xilinx XST。下面給出該模塊的主要可綜合的verilogHDL描述：

//一階數(shù)字Σ-Δ調(diào)制器

module sdelta（data_in，clk，reset，data_out）;

input ［7:0］ data_in; //輸入信號

input ［0:0］ clk，reset;

output ［0:0］ data_out; //輸出信號

reg ［0:0］ data_out;

reg ［8:0］ sum1; //減法器端的輸出

reg ［8:0］ sum2; //累加器端的輸出reg

reg ［8:0］ latch_out; //鎖存器端的輸出

reg ［7:0］ choose_out;//數(shù)據(jù)選擇器輸出

always @（data_in or choose_out） sum1 = data_in + choose_out;

always @（sum1 or latch_out） sum2 = sum1 + latch_out;

always @（posedge clk or posedge reset）

begin

if（reset）

begin

data_out 《= 1‘b0;

latch_out 《= 9’b000000000;

choose_out 《=8‘b00000000;

end

else

begin

latch_out 《= sum2;

data_out 《= latch_out［8］？0:1;

choose_out《=latch_out［8］？8’b01111111:8‘b1000000;

end

end

endmodule

5、結(jié)論

本文我們從Σ-Δ調(diào)制原理開始，逐步給出了一階數(shù)字Σ-Δ調(diào)制器的系統(tǒng)設(shè)計以及最終可實現(xiàn)的FPGA模型。Σ-Δ調(diào)制器可以很方便的應(yīng)用在各種數(shù)字系統(tǒng)中，比如單比特神經(jīng)網(wǎng)絡(luò)權(quán)值調(diào)整，單比特運(yùn)算單元信號的產(chǎn)生，由此可以大大的降低系統(tǒng)結(jié)構(gòu)的復(fù)雜性，并大規(guī)模的減少電路單元之間的連線。在解決超采樣頻率產(chǎn)生的情況下，應(yīng)用將是十分廣泛的。

本文作者創(chuàng)新點(diǎn)：Σ-Δ調(diào)制器通常用于模數(shù)信號的轉(zhuǎn)換，對多比特數(shù)據(jù)轉(zhuǎn)換成單比特數(shù)據(jù)研究比較少，本文給出了一種切實可行的數(shù)字Σ-Δ調(diào)制器結(jié)構(gòu)和實現(xiàn)方式，并且由于對加法器做了必要的范圍估計仿真，大大降低了系統(tǒng)所需占用資源，可以很方便的應(yīng)用于各種需要保證精度的單比特數(shù)字信號處理場合下。

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